AD9250

新規設計に推奨

A/Dコンバータ、14ビット、170MSPS / 250MSPS、デュアル、JESD204B

データシート (Rev. E) 製品セレクション・テーブル
製品モデル
4
1Ku当たりの価格
最低価格：$93.08
利用上の注意

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ･デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。


本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.G）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。
Viewing:

製品の詳細

  • JESD204Bサブクラス0またはサブクラス1コードのシリアル・デジタル出力
  • 信号対ノイズ比（SNR）：70.6dBFS＠AIN＝185MHzと250MSPS
  • スプリアス･フリー･ダイナミックレンジ（SFDR）：88dBc＠AIN＝185MHzと250MSPS
  • 総合消費電力：711mW＠250MSPS
  • 動作電源電圧：1.8V
  • インテジャー1～8入力クロック分周
  • サンプル・レート：最大250MSPS
  • 最大400MHzまでのIFサンプリング周波数
  • A/Dコンバータ（ADC）電圧リファレンスを内蔵
  • 柔軟性のあるアナログ入力範囲
    • 1.4 V p-p ～ 2.0 V p-p （公称1.75 V p-p）
  • ADCクロックのデューティ・スタビライザ（DCS）
  • チャンネル・アイソレーション／クロストーク：95 dB
  • シリアル・ポート制御
  • 省エネ・パワーダウン・モード
AD9250
A/Dコンバータ、14ビット、170MSPS / 250MSPS、デュアル、JESD204B
AD9250 Functional Block Diagram AD9250 Pin Configuration
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サポート

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ドキュメント

データシート 1

ユーザ・ガイド 1

技術記事 12

評価用設計ファイル 2

情報 1

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ソフトウェア・リソース

FPGA/HDL 2

ハードウェア・エコシステム

製品モデル 製品ライフサイクル 詳細
クロック生成デバイス 9
AD9510
新規設計に推奨 クロック分配器、1.2 GHz、PLL内蔵、分周器内蔵、遅延調整、8出力
AD9511
新規設計に推奨 クロック分配器、800MHz、PLL内蔵、分周器内蔵、遅延調整、5出力
AD9512
新規設計に推奨 クロック分配IC、1.2GHz、2つの1.6GHz入力、分周器／遅延調整内蔵、5出力
AD9525
新規設計に推奨 クロック生成器、8チャンネルLVPECL出力、低ジッタ
AD9516-3
新規設計に推奨 14出力のクロック発生器、2.0GHz VCO内蔵
AD9516-4
新規設計に推奨 14出力のクロック発生器、1.6GHz VCO内蔵
AD9523
新規設計には非推奨 クロック・ジェネレータ、14出力、低ジッタ
AD9523-1
新規設計に推奨 クロック生成器、低ジッタ、14LVPECL/LVDS/HSTL/29LVCMOS出力
AD9524
新規設計には非推奨 クロック・ジェネレータ、6出力、デュアル・ループ
クロック分配器 （クロック・ディストリビューション） 3
AD9513
新規設計に推奨 クロック分配IC、800 MHz、分周機能、遅延調整機能、3出力
AD9514
新規設計に推奨 クロック分配IC、1.6GHz、分周器、遅延調整、3出力
AD9515
新規設計に推奨 1.6 GHZクロック分配IC、ドライバ、遅延調整、2出力
シングルエンド入力差動出力アンプ 3
ADA4930-2
新規設計に推奨 超低ノイズ・ドライバ・アンプ、低電圧 A/D コンバータ向け
ADA4927-2
新規設計に推奨 差動アンプ、ADC ドライバ、超低歪み、電流帰還型
ADA4938-2
新規設計に推奨 ADCドライバ、差動、超低歪み、デュアル
デジタル制御VGA 2
ADL5202
製造中止 VGA（可変ゲイン・アンプ）、デジタル制御、広ダイナミック範囲、高速
AD8376
新規設計に推奨 VGA、デュアル、超低歪
完全差動アンプ 2
ADL5562
新規設計に推奨 RF/IF用差動アンプ、超低歪み、3.3 GHz
ADL5565
新規設計に推奨 差動アンプ、超高ダイナミックレンジ、6GHz
Modal heading
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ツールおよびシミュレーション

Virtual Eval（仮想評価、 ベータ版）

Virtual Evalは、ADC、DAC、およびその応用製品評価を支援するウェブベースの設計ツールです。アナログ・デバイセズのサーバ上にあるモデルを使用して、重要な部品の性能特性をわずか数秒でシミュレートします。使用時は、入力トーンや外部ジッタなどの動作条件のほか、ゲインやデジタル・ダウンコンバージョンといったデバイス機能を設定してください。ノイズ、歪み、分解能、FFT、タイミング図、周波数応答プロット、その他さまざまな性能特性を確認することができます。

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AD9250 AMI Model

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ADC Companion Transport Layer RTL Code Generator Tool

This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.

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Visual Analog

VisualAnalog™は、高速ADCの選択や評価を行う設計者向けに、強力なシミュレーション／データ解析ツール・セットとユーザ・フレンドリなグラフィカル・インターフェースを組み合わせたソフトウェア・パッケージです。

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ADIsimRF

ADIsimRFは使いやすいRFシグナル・チェーン計算ツールです。最大50段までのシグナル・チェーンについて、カスケード・ゲイン、ノイズ、歪み、消費電力を計算し、プロット、エクスポートが可能です。ADIsimRFには、アナログ・デバイセズのRFおよびミックスド・シグナル部品のデバイス・モデルの広範なデータ・ベースも含まれています。

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AD9250 Simulink ADIsimADC Model

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評価用キット

eval board
schematic 1
schematic 2
schematic 3
EVAL-AD9250

AD9250 Evaluation Board

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機能と利点

  • Full featured evaluation board for the AD9250
  • SPI interface for setup and control
  • External clocking option
  • Balun/transformer or amplifier input drive option
  • LDO regulator or switching power supply options
  • VisualAnalog® and SPI controller software interfaces

製品詳細

The AD9250-250EBZ is an evaluation board for the AD9250, dual, 14-bit ADC. This reference design provides all of the support circuitry to operate devices in their various modes and configurations. It is designed to interface directly with the HSC-ADC-EVALCZ data capture card, allowing users to download captured data for analysis. The Visual Analog software package, which is used to interface with the device’s hardware, allows users to download captured data for analysis with a user-friendly graphical interface. The SPI controller software package is also compatible with this hardware and allows the user to access the SPI programmable features of the AD9250.

The AD9250 data sheet provides additional information related to device configuration and performance and should be consulted when using these tools. All documents and Visual Analog and SPI Controller are available at the High Speed ADC Evaluation Boards page. For additional information or questions, please email highspeedproductssupport@analog.com.

eval board
schematic 4
AD-FMCJESDADC1-EBZ

AD-FMCJESDADC1-EBZ Rapid Development Board

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製品詳細

The AD-FMCJESDADC1-EBZ is an easy-to-use FMC-based rapid development board comprising four 14-bit, 250 MSPS, A/D conversion channels and featuring a JESD204B high-speed serial output interface. The board contains two AD9250 dual-channel ADC ICs with on-board clocking and power supplies to facilitate seamless connectivity with the Xilinx ML605, KC705 or VC707 development platform.

 

Note

The AD-FMCJESDADC1-EBZ Rapid Prototyping module’s primary purpose is to facilitate understanding/validating/verifying the JESD204B interface within the FPGA development platform ecosystem. This module was designed to comply with all of the FMC physical specifications in terms of mechanical size and mounting hole locations, and as such, PCB layout tradeoffs were made which impact wideband ac performance in the first Nyquist zone. If your objective is AD9250 performance evaluation, please refer to the performance-optimized evaluation boards; their information can be found here.

eval board
schematic 5
schematic 6
schematic 7
HSC-ADC-EVALEZ

FPGAベース・データ・キャプチャ・キット

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機能と利点

  • FIFOの深さ：256kB
  • 1個のFMC-HPCインターフェース・コネクタを介して複数のADCチャンネルをサポート
  • 最大8（6.5Gbps）レーンのJESD-204Bに対応
  • 644 MSPS SDRおよび1.2 GSPS DDRでの並列入力
  • VisualAnalog®ソフトウェアで使用
  • Virtex-6 FPGAベースのキット
  • シンプルなUSBポート・インターフェース(2.0)

製品詳細

HSC-ADC-EVALEZ FMC 互換高速コンバータ評価用プラットフォームは、アナログ・デバイセズの高速 A/D コンバータ（ADC）評価用ボードからのデジタル・データのブロックをキャプチャする FPGA ベースのバッファ・メモリ・ボードを使用しています。このボードは、USB ポートを介して PC に接続し、VisualAnalog® とともに使用して、高速 ADC の性能を短時間で評価します。この評価用キットはセットアップが容易で、JESD204B などの新たなシリアル・インターフェース規格をサポートします。その他の必要な装置には、アナログ・デバイセズの高速 ADC 評価用ボード、信号源、クロック源などがあります。キットを接続して電源を投入すると、PC で即座に評価することができます。

EVAL-AD9250
AD9250 Evaluation Board
EVAL-AD9250 Evaluation Board EVAL-AD9250 Evaluation Board - Top View EVAL-AD9250 Evaluation Board - Bottom View
AD-FMCJESDADC1-EBZ
AD-FMCJESDADC1-EBZ Rapid Development Board
AD-FMCJESDADC1-EBZ
HSC-ADC-EVALEZ
FPGAベース・データ・キャプチャ・キット
HSC-ADC-EVALEZANGLE-web HSC-ADC-EVALEZTOP-web HSC-ADC-EVALEZBOTTOM-web

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