CN0375 実用回路およびリファレンス回路情報

概要

設計リソース
機能と利点

設計リソース

設計／統合ファイル

Schematic
Bill of Materials
Gerber Files
PADS Files
Assembly Drawing

設計ファイルのダウンロード 4.37 M

機能と利点

3G、4G、LTE用広帯域トランスミッタ
DAC変調器間のシンプルなインターフェース
低歪み

マーケット & テクノロジー

使用されている製品

参考資料

リファレンス設計

CN0375: 3G、4G、および LTE 通信システム用の広帯域低歪みトランスミッタ
2015/02/17

PDF

1 M

回路機能とその特長

図1に示す回路は、高速デュアルTxDAC+ D/Aコンバータ（DAC）、広帯域I/Q変調器、および出力ドライバ・アンプを用いた広帯域で低歪みのRFトランスミッタです。

これらのデバイスは十分整合しており、DACと変調器の間および変調器とドライバ・アンプの間を直接インターフェースすることにより、3G、4G、LTEなど多くのRF通信アプリケーション向けのコンパクトなソリューションを提供します。

回路説明

図1と図2に示すRFトランスミッタは、AD9142A TxDAC、フェーズロック・ループ（PLL）／電圧制御発振器（VCO）内蔵の広帯域I/Q変調器ADRF6720、およびADL5320 ¼Wドライバ・アンプを使用しています。

DACと変調器の間のインターフェース回路の信号のバイアスとスケーリングは、それぞれ4本のグラウンド基準抵抗（R_BI+、R_BI−、R_BQ+、 R_BQ−）と2本のシャント抵抗（R_LI および R_LQ）によって調整します。ドライバ・アンプADL5320の入出力のマッチングは、入力と出力にシャント・コンデンサを使って実装します。必要なマッチング部品と配置はADL5320 のデータシートに示されています。

図1. DACとドライバ・アンプを備えたI/Q変調器の簡略回路図（全接続の一部およびデカップリングは省略されています）

図2. 回路実装のために修正した AD9142A評価用ボードとADRF6720 評価用ボード

AD9142Aのフルスケール出力電流の公称値とデフォルト値は20 mAです。この電流により、4本のグラウンド基準の50 Ω抵抗（R_BI+ = R_BI− = R_BQ+ = R_BQ−）を用いた各DAC出力ペアに500 mVのDCバイアス・レベルと差動振幅が2 V p-pのフルスケール出力電圧が発生します。この2 V p-pの電圧振幅は、変調器ADRF6720の500 ΩのI/Q入力インピーダンスと並列のR_L シャント抵抗（R_L = R_LI = R_LQ）によって調整することができます。500 mVのDCバイアス・レベルはこの調整による影響を受けません。たとえば、実効差動負荷が100 Ωの場合、各シングルエンド出力は250 mVと750 mVの間を振幅しますが、平均値は500 mVに保たれます。

R_L 振幅制限抵抗と500 Ωの並列差動入力インピーダンスの関数として得られるピークtoピーク差動振幅を図3に示します。

図3. 50 Ωのバイアス設定抵抗を用いた場合の、実効AC振幅制限抵抗とピークtoピーク電圧振幅の関係

I/Qフィルタリング

ナイキスト・イメージ、同相ノイズ、および広帯域DACノイズを除去するため、DACと変調器の間にアンチエイリアシング・フィルタが必要です。このフィルタはDCバイアス設定抵抗とAC振幅制限抵抗の間に配置します。

DCバイアス設定抵抗でフィルタの信号源インピーダンスを設定し、ADRF6720 の500 Ωの入力インピーダンスと並列のAC振幅制限抵抗でフィルタの負荷インピーダンスを設定します。

図4. f_C = 300 MHzの5次バターワース・フィルタを使ったDACと変調器の間の推奨インターフェース・トポロジー

システム・レベル・シミュレーション

DAC、IQ変調器、およびドライバ・アンプの2140 MHzでのカスケード接続性能のシミュレーション結果を図5に示します。AD9142A、ADRF6720、およびADL5320 はダイナミック・レンジとゲインが整合しています。図5は、複合出力3次インターセプト（OIP3）が39.4 dBm、隣接チャンネル漏れ率（ACLR）性能が約−76dBcであることを示しています。このシミュレーションはADIsimRF設計ツールを使って行いました。

ADRF6720の直線性は、MOD_RSEL（レジスタ0x31、ビット[12:6]）の設定値とMOD_CSEL（レジスタ0x31、ビット[5:0]）の設定値を使って最適化できます。これらの設定値でベースバンド入力段への逆位相の歪みの大きさを調整して、歪みを補正します。

ADRF6720 のMOD_RSELレジスタとMOD_CSELレジスタの設定値を変更することによる、ゼロIF、100MHzの複素IF、および200 MHzの複素IFでの出力2次インターセプト（OIP2）およびOIP3の最適化の測定プロットを図6 ～図11に示します。

MOD_RSEL軸の32ステップごとの最適化されたOIP3性能を図6、図7、および図8に示しますが、OIP3性能はゼロIFでのMOD_CSELと比べてあまり変わりません。ただし、IF周波数が高くなるとMOD_CSELに対する感度が上がります。

MOD_RSELとMOD_CSELの最適化により、OIP3はゼロIFで約42 dBm、100 MHz IFで約4 dBm、200 MHz IFで約48 dBmになります。

RSELとCSELを調整してもOIP2の性能にあまり影響しませんが、高いIF周波数ではある程度性能が低下します。

図5. AD9142A、ADRF6720、ADL5320のカスケード接続性能を示すADIsimRF設計ツールのスクリーンショット

図6. fRF = 2140 MHz、ゼロIF、ADL5320 の出力電力 = 11 dBmでのMOD_CSELおよびMOD_RSEL 対 OIP3

図7. fRF = 2140 MHz、100 MHz IF、2340 MHz LO、ADL5320 の出力電力 = 11 dBmでのMOD_CSELおよびMOD_RSEL 対 OIP3

図8. fRF = 2140 MHz、200 MHz IF、2340 MHz LO、ADL5320 の出力電力 = 11 dBmでのMOD_CSELおよびMOD_RSEL 対 OIP3

図9. fRF = 2140 MHz、ゼロIF、ADL5320 の出力電力 = 11 dBmでのMOD_CSELおよびMOD_RSEL 対 OIP2

図10. fRF = 2140 MHz、100 MHz IF、2340 MHz LO、ADL5320 の出力電力 = 11 dBm でのMOD_CSELおよびMOD_RSEL 対 OIP2

図11. fRF = 2140 MHz、200 MHz IF、2340 MHz LO、ADL5320の出力電力 = 11 dBmでのMOD_CSELおよびMOD_RSEL 対 OIP2

出力電力レベルの選択

この回路は最大12 dBmの出力電力レベルを実現できますが、このレベルでの動作は、特にピーク値と平均値の比が大きい変調キャリアでは実用的ではありません。歪みを許容レベルに抑えるには大きなバックオフが必要です。システム・レベルの歪みを評価するための測定基準として隣接チャンネル漏洩電力比（ACPR）が一般的になっています。

シングル・キャリアのWCDMA（テスト・モデル1-64）およびLTE（テスト・モデル1_1 64QAM）の場合の、3つのIFにおけるADL5320出力での出力電力に対して測定したACPRを、それぞれ図12および図13に示します。このシステムは−2 dBm ～ +6 dBmの出力電力範囲で約−75 dB ～ −80 dBのACPRを実現します。 LTE信号の場合、ACPRはキャリア（4.515 MHzの帯域幅）の電力と隣接チャンネル（チャンネル間隔 = 5 MHz）の電力の比として定義され、4.515 MHzの帯域幅で測定されます。

図12. ADL5320 アンプ出力での出力電力対 ACPR、ゼロIF、ADRF6720 のRSELとCSELを2140 MHzで最適化、1C WCDMA TM1-64

図13. ADL5320 アンプ出力での出力電力対 ACPR、ADRF6720のRSELとCSELのOIP3を最適化、1C LTE TM1_1 64QAM

OIP2とOIP3は、前のセクションに示したようにMOD_RSELとMOD_CSELを調整することによって改善できます。その結果改善したACPRを図14と図15に示します。この改善は高い出力電力レベルでより顕著になります。

図14. ADL5320 アンプ出力での出力電力対 ACPR、ゼロIF、ADRF6720 のRSELとCSELを2140 MHzで最適化した場合としない場合、1C WCDMA TM1-64

図15. ADL5320アンプ出力での出力電力対 ACPR、ゼロIF、ADRF6720のRSELとCSELを2140 MHzで最適化した場合としない場合、1C LTE TM1_1 64QAM

2140 MHzでのシングルのWCDMAおよびLTEのスペクトラム・プロットを、それぞれ図16と図17に示します。

図16. ADL5320 アンプ出力での隣接チャンネル漏洩電力性能、ゼロIF、 ADRF6720のRSELとCSELを2140 MHzで最適化、1C WCDMA TM1-64

図17. ADL5320 アンプ出力での隣接チャンネル漏洩電力性能、ゼロIF、 ADRF6720のRSELとCSELを2140 MHzで最適化、1C LTE TM1_1 64QAM

PCBレイアウトの推奨事項

DAC／変調器／アンプのインターフェースのレイアウトには特別な注意が必要です。PCBレイアウトの推奨事項は以下のとおりです。

全てのI/Q差動信号のパターン長を一致させます。
フィルタの終端抵抗を変調器入力にできるだけ近づけて配置します。
DAC出力の50 Ω抵抗をDACにできるだけ近づけて配置します。
信号損失を低減するため、フィルタ・ネットワーク全体のパターン幅を広くします。
全てのDAC出力パターン、フィルタ・ネットワーク、変調器出力パターン、LO入力パターン、アンプ入力パターン、およびアンプ出力パターンの周囲にビアを配置します。
信号結合を防止するため、LO出力と変調器出力は異なる層に配線するか互いに90°の角度で配線します。

バリエーション回路

この回路ノートで説明したDACと変調器のインターフェースは、20 mAのフルスケール電流に設定されるどのTxDAC D/Aコンバータと0.5VのベースバンドDCバイアス・レベルを必要とするI/Q変調器の間にも使用することができます。TxDACの例には AD9779A、AD9788、AD9125、AD9144、およびAD9148が含まれます。I/Q変調器の例には、ADL5370/ADL5371/
ADL5372/ADL5373/ADL5374/ADL5385/ADL5386ファミリー、およびPLL/VCO内蔵のADRF6701/ADRF6702/ADRF6703/ADRF6704ファミリーが含まれます。

大電力での動作には½Wドライバ・アンプADL5324を推奨します。ADL5320 とADL5324のどちらもデバイスが動作する周波数に調整する必要があります。どちらのデバイスのデータシートにも、一般的な動作周波数に調整するための部品の推奨値を記載した表が含まれています。

回路の評価とテスト

必要な装置

以下の装置が必要です（同等品に置き換え可）。

TxDAC電流出力に直接接続できるようにSMAコネクタを追加したAD9142A 評価用ボード（AD9142-M5375-EBZ）
ADRF6720 評価用ボード（ADRF6720-EVALZ）
アナログ・デバイセズのデジタル・パターン・ジェネレータ（DPG）
クロック用信号発生器（R&S SMIQ 03B）
ADRF6720 のリファレンス入力用信号発生器（R&S SMIQ 03B）
スペクトラム・アナライザ（Agilent E4440A）
電源（Agilent E3631A、2台必要）

セットアップとテスト

セットアップと測定システムを図18に示すように接続します。
AD9142A 評価用ボードの電源を5 Vに設定します。
ADRF6720評価用ボードの電源を3.3 Vに設定します。
ADRF6720評価用ボードのADL5320 の電源を5Vに設定します。
クロック用信号発生器は5 dBmで1.5 GHzに、ADRF6720のリファレンス入力用信号発生器は4 dBmで153.6 MHzに設定します。
電源と信号発生器をオンにします。スペクトラム・アナライザを2140MHzに設定します。
図19に示すように、AD9142A SPI制御ソフトウェアを使用し、USBを介してAD9142Aをセットアップして実行します。AD9142A評価用ボードのクイック・スタート・ガイドを参照してください。
図20に示すように、DPGをセットアップして実行します。AD9142A評価用ボードのクイック・スタート・ガイドを参照してください。
図21に示すように、ADRF6720をセットアップして実行します。ADRF6720-EVALZユーザー・ガイド（UG-689）を参照してください。

図18. テスト・セットアップ

図19. AD9142Aに対するSPI制御ユーザー・インターフェースのセットアップ

図20. DPGダウンローダ・ソフトウェアを使ったDPGのセットアップ

図21. ADRF6720制御ソフトウェアを使った ADRF6720のセットアップ