CN0369 実用回路およびリファレンス回路情報

概要

設計リソース
機能と利点

設計リソース

設計／統合ファイル

• Schematic
• Bill of Materials
• Gerber Files
• Layout Files (PADs)
• Assembly Drawing 設計ファイルのダウンロード 1.54 M

評価用ボード

型番に"Z"が付いているものは、RoHS対応製品です。本回路の評価には以下の評価用ボードが必要です。

ADL5801-EVALZ ($172.27) ADL5801-EVALZ
EV-ADF4355-2SD1Z ($369.15) EV-ADF4355-2SD1Z
EVAL-CN0369SDPZ ($321.00) EVAL-CN0369SDPZ
EVAL-SDP-CS1Z ($57.67) Eval Control Board

在庫確認と購入

デバイス・ドライバ

コンポーネントのデジタル・インターフェースとを介して通信するために使用されるCコードやFPGAコードなどのソフトウェアです。

ADF5355 GitHub no-OS Driver Source Code

ADF4106 GitHub no-OS Driver Source Code

FPGA/HDL

BeMicro FPGA Project for ADF4002 with Nios driver

ADF4002 FMC-SDP Interposer & Evaluation Board / Xilinx KC705 Reference Design

機能と利点

変換ループ・シンセサイザ
5 GHz ～ 5.4 GHz の RF 出力
低位相ノイズ

製品カテゴリ

アンプ
- オペアンプ（OPアンプ）
- RFアンプ

RFとマイクロ波

電源製品（パワー・マネージメント）
- LDOリニア電圧レギュレータ

マーケット & テクノロジー

使用されている製品

参考資料

ユーザ・ガイド

UG-806: Evaluating the EVAL-CN0369SDPZ (Rev. 0)
2016/12/14

PDF

349 K

リファレンス設計

CN0369: 低位相ノイズのトランスレーション・フェーズ・ロック・ループ・シンセサイザ
2016/12/22

PDF

496 K

回路機能とその特長

図1に示す回路ブロック図は、低位相ノイズの変換ループ・シンセサイザです（オフセット・ループとしても知られています）。

この回路は、ADF4002 を用いたフェーズ・ロック・ループ（PLL）の 100 MHz という低い基準周波数を 5.0 GHz ～ 5.4GHz という高い周波数範囲に変換します。この変換は局部発振器（LO）の周波数によって決定されます。

変換ループ・シンセサイザは、PLL だけを使用したシンセサイザと比べて、きわめて低い位相ノイズ特性（50 fs 未満）を備えています。低位相ノイズ特性を実現できるのは、電圧制御発振器（VCO）を制御する ADF4002 インテジャー N PLL が、非常に小さな N の値を使用しているためです。この例では、ADF4002 位相周波数検出器（PFD）が 100 MHz、N = 1 で動作し、PLL の N の値による制限を受けずに位相ノイズ性能を実現しています。

回路説明

標準的な PLL／VCO 周波数シンセサイザ・システムでは、一般に低位相ノイズ特性を達成することが第一の目的です。PLL の位相ノイズは 2 つの成分で表すことができます。すなわち、PLL の性能指数（FOM）として知られるフラット・ノイズ成分と PLL 1/f、つまりフリッカ・ノイズとして知られる 1/f ノイズ・プロファイル成分です。

PLL ノイズ・フロア（PN_TOT1）は次式で与えられます。

Equation 1

ここで、
PN_SYNTH はシンセサイザの FOM で、デバイスの性能指数です。
N は PLL で用いる分周数です。
f_PFD は位相周波数検出器の周波数です。

N の値が 1 の PLL には 10log₁₀（f_PFD）のノイズ・フロアが存在します。

PLL 1/f ノイズ（PN_TOT2）は次式で与えられます。

Equation 2

ここで、
PN_1/f は、（1 GHz 出力で正規化された）出力 RF 周波数から 10kHz 離れた周波数でのデータシートの PLL 1/f ノイズです。
f_RF は出力 RF 周波数です。

合計の PLL ノイズ（PN_TOT）は次式で与えられます。

Equation 3

この式は、ノイズ源が二乗和の平方根で加算されるので、大きなノイズ源のほうが優勢であることを示しています。

N の値が非常に小さな PLL では、PLL の 1/f ノイズが位相ノイズを支配します。

変換ループ・シンセサイザは、分周数 N によって必要なチャンネル間隔に分離し、PLL の位相ノイズを最適化します。この変換ループ・シンセサイザの例では、N = 1 になっています。

図 1 の変換ループ・シンセサイザは、4.8 GHz ～ 5.2 GHz という高い周波数の VCO を 100 MHz の f_REF 信号にロックさせます。ADL5801 ミキサーと LO はいずれも、この PLL の分周機能を果たしています。

帰還ループ内で LO を用いると、ADF4002 PLL でのバランス方程式は以下のようになります。

Equation A

ここで、N と R は分周数 N と分周数 R（この回路では R = 1、N = 1）です。

したがって、出力周波数は次式で与えられます。

Equation B

ADF4355-2 フラクショナル N シンセサイザ

この回路の ADF4355-2 は、図2 に示すように、変換ループ用の基準周波数（f_REF）を供給します。

ADF4355-2 は、55 MHz ～ 4400 MHz の範囲の周波数を出力するVCO 内蔵の広帯域シンセサイザです。ADF4355-2 は高分解能の38 ビット・モジュラスを使用し、残留周波数誤差なしに高精度の周波数分解能を実現します。この回路内の ADF4355-2 は、50MHz の PFD と 100 kHz のループ帯域幅を使用しています。アナログ・デバイセズの ADIsimPLL ツールは、ループ・フィルタを設計し、シミュレーションするために使用することができます。ADIsimPLL でシミュレーションした位相ノイズ特性を図 3に示します。ループ帯域幅（LBW）は、ADF4355-2 を所望の周波数に十分に微同調可能な 100 kHz にしました。

図3. ADIsimPLL で ADF4355-2 をシミュレートしたときの100 MHz での出力位相ノイズ

この設計の ADF4355-2 は、周波数が 6400 MHz の内蔵 VCO で動作します。この高い VCO 周波数は最大分周数の 64 で分周され、100 MHz の RF 出力周波数が生成されます。VCO の出力に分周器を追加すると、2 分周毎に位相ノイズが 6 dB 改善されます。分周された VCO 出力には、分周処理に伴う高調波が含まれています。これらの高調波を除去するために、100 MHz のローパス・フィルタがADF4355-2 の RF 出力に挿入されています。

シミュレーションの結果、10 kHz 離れた周波数での位相ノイズは −137 dBc になりました。この変換ループに ADF4355-2 を選択した基準は、ADF4355-2 がきわめて低い位相ノイズ特性と高精度の出力周波数分解能を備えているためです。

EV-ADF4355-2SD1Z の RFOUTA で取得した位相ノイズのグラフを図4 に示します。

ADF4002 変換ループ周波数シンセサイザ

ADF4002 は変換ループ周波数シンセサイザで、100 MHz という高い PFD 周波数と最小 N = 1 で動作します。高い PFD 周波数で動作させると、リファレンス・スプリアスが減少し、N が小さくなり、その結果、位相ノイズが低減されます。変換ループ周波数シンセサイザには、フラクショナル N 動作ではなく、スプリアス特性の優れたインテジャー N PLL 動作をさせています。ADF4002 はインテジャー N 動作、低い最小 N 値、および優れた位相ノイズ特性の条件を満足しています。リファレンス・ソースで微同調が可能なため、フラクショナル N 動作は必要ありません。この回路では、ADF4002 の RF 入力は ADL5801 ミキサーの 100 MHz IF 出力で駆動されています。

ADF4002 に内蔵されたチャージ・ポンプ用の電源電圧は 5 V です。一方で、多くの広帯域 VCO には最大 18 V の同調電圧が必要です。9.6 GHz ～ 10.8 GHz の VCO を駆動するには、2 V ～12 V の同調電圧が必要です。これに適応するには、アクティブ・ループ・フィルタが必要になります。アクティブ・フィルタを使用すると、オペアンプの利得によって ADF4002 の出力同調範囲を増大できます。

ADF4002 はプログラマブル・チャージ・ポンプ電流機能を備えているので、部品を実際に交換しなくてもループ・フィルタの特性を変えることができます。この回路では、LBW を 1 MHzに、チャージ・ポンプ電流を 5 mA にしています。チャージ・ポンプ電流を増減させれば、ループ・フィルタの部品を実際に交換しなくても、LBW を狭めたり広げたりすることができます。

AD8065 を使用したアクティブ・フィルタ

AD8065 オペアンプは電源電圧範囲が 24 V で、ゲイン帯域幅積（GB 積）が約 145 MHz で、低ノイズ（7 nV/√Hz）です。これらの特性はアクティブ・フィルタを構成するのに理想的です。このアプリケーションにおいて、AD8065 の電源電圧を 12V にすると、必要な出力振幅が十分に得られます。

多くの PLL アプリケーションにおいて、ループの安定性を維持し、セトリング・タイムを最小化するには、位相余裕を 45° ～55° の範囲にすることが推奨されています。アクティブ・ループ・フィルタにおいて、ループ・フィルタ内にオペアンプがあると、オペアンプのユニティ・ゲイン周波数（または、ゲイン帯域幅積）で極が追加されます。この追加された極はさらに位相を遅延させ、極の周波数に応じて、ループを不安定にする可能性があります。

LBW に対して GB 積の比率が高いと、位相遅延が少なくなります。例えば、表 1 は比率（GB 積／LBW）を 10 にすると、位相余裕が 5.7° だけ減少することを示しています。比率（GB 積／LBW）が低すぎる場合、位相余裕も非常に少なくなり、ループが不安定になります。

**表1. GB 積と LBW の比の関数としての位相遅延**
GBP/LBW Ratio	Extra Phase Lag (°)
5 (such as GBP = 1 MHz, LBW = 200 kHz)	11.3
10	5.7
20	2.9

この回路のLBW を 1 MHz にすると、AD8065 の GB 積は 145MHz なので、位相遅延は無視できるほど少なくなります（GB積／LBW = 145）。

AD8065 は VCO の入力容量を軽減するバッファとしても動作します。

HMC512 VCO

ADF4002 の PLL は、100 MHz の基準周波数を HMC512 の VCO周波数にロックさせます。HMC512 では、一次の周波数範囲が9.6 GHz ～ 10.8 GHz です。この回路では、出力信号（f_OUT）、およびミキサーにフィードバックする RF 信号用に RFOUT/2 が使用されています。LO から RF への漏れを最小限に抑えるためには、RF 出力（f_OUT）とミキサー間に高いリバース・アイソレーションが必要です。周波数出力が 2 分の 1 の VCO を選択すると、リバース・アイソレーションを実現できます。RFOUT/2の電力レベルが 8 dBm（代表値）であるので、この電力レベルをミキサーの RF 入力推奨レベルまで下げるためには、6 dB の減衰器が必要です。これにより、実際はさらに 6 dB のリバース・アイソレーションが得られます。

ループ・フィルタの帯域幅が広いと、ループ・フィルタの帯域幅内を VCO のノイズが高く通過します。ループ・フィルタの帯域幅外で VCO のノイズが優勢になります。したがって、この回路で低位相ノイズ特性を実現するには、低ノイズの VCOが必要になります。HMC512 は 2 分の 1 の周波数出力が可能で、100 kHz で −110 dBc/Hz という低ノイズであるため、この回路内で 5.0 GHz ～ 5.4 GHz の出力を生成する VCO として選択されています。

局部発振器と ADL5801 ミキサー

変換ループ用のミキサーの選択では、以下の要求を満たす必要があります。

所望の周波数範囲で動作
LO ソースに適合する LO 電力レベル
RF と LO 間の高いアイソレーション
低ノイズ指数

ADL5801 はこれらの要求を満たします。

ADL5801 ミキサーと局部発振器のブロック図を図5 に示します。一般的に、ADL5801 のようなアクティブ・ミキサー（10MHz ～ 6000 MHz）は所望の帯域幅で動作し、35 dB ～ 40 dB のポート間のアイソレーションを実現し、さらに代表値で −6 dBm～ 0 dBm の LO を駆動することができます。LO の漏れがあると、出力信号のスペクトル純度が劣化します。LO を低く駆動できて、かつポート間のアイソレーションを確保できれば、LO から RF へ、また LO から IF への漏れを最小限に抑えることができます。

この局部発振器はきわめて低い位相ノイズ特性を備えており、100 MHz のステップで出力周波数を粗同調することができます。この回路を評価するために、LO 機能は R&S SMA100 のような実験用の信号発生器で実現します。

変換ループの設計と性能

この変換ループの中心となるのが EVAL-CN0369-SDPZ ボードです。図 6 に ADF4002 PLL、AD8065 アクティブ・ループ・フィルタ、および HMC512 VCO を搭載した EVAL-CN0369-SDPZのブロック図を示します。アクティブ・ループ・フィルタを構成するループ・フィルタの部品がこの図に示されています。ADIsimPLL を使用して、アクティブ・ループ・フィルタを設計することができます。

また、ADIsimPLL ソフトウェアを使用して、変換ループ PLL のループ・フィルタを設計することもできます。

ADIsimPLL を使用して変換ループを設計する最も簡単な方法は、VCO／ミキサー／フィルタ・ブロックを等価な VCO に置き換えることです。使用している VCO が KV = 150 MHz/V で、5.0 GHz ～5.4 GHz の範囲にわたって同調していて、これを 4.9 GHz ～ 5.3 GHz の局部発振器出力とミキシングすると、PLL において VCO が KV = 150 MHz/V で 400 MHz ～ 100 MHz の範囲にわたり同調しているように見えます。

図7 に ADIsimPLL を用いた位相ノイズのシミュレーション結果と、ADF4002 を使用したこのときの回路図を示します。この図は、位相ノイズ・フロアの増加を最小限に抑えた状態で PLL ループが 100 MHz にロックしていることを示しています。

図7. ADF4002 PLL を対象とした ADIsimPLL の回路図と位相ノイズのシミュレーション結果

変換ループ: 位相ノイズの測定結果とスタンドアロン PLL

図1 に示す構成にすると、表 2 に示すように f_OUT rms ジッタは 50 fs 未満になります。

表 2 において、f_REF は ADF4255-2 評価用ボードから EVAL-CN0369-SDPZ へのリファレンス入力です。f_REF によって変換ループを微同調することができます。局部発振器は ADL5801-EVALZ ミキサー評価用ボードに入力する LO で、変換ループの粗同調を行います。f_OUT は EVAL-CN0369-SDPZ の VCO/2 RF 出力です。

**表2. 図 1 の変換ループ PLL の位相ノイズ**
f_REF (MHz)	Local Oscillator (MHz)	f_OUT Frequency (MHz)	f_OUT RMS Jitter (fs)
100.00	5300.00	5400.00	43
100.00	5200.00	5300.00	39
100.00	5100.00	5200.00	43
101.01	5100.00	5201.11	43

図8 は、変換ループから出力された f_OUT の位相ノイズのグラフです。変換ループにおける微同調の性能を示すために、図8 ではリファレンス入力（f_REF）を 101.011 MHz にしています。図8 の f_OUT rms ジッタは 1 kHz ～ 30 MHz の間に集約されて、39 fs 未満になっています。

表3 に示すように同様の周波数を生成するために、スタンドアロン PLLとして ADF4355-2 を使用すると、f_OUT rms ジッタが 200 fs ～ 250 fs になります。

表3 のデータにおいて、f_REF は EV-ADF4355-2SD1Z 評価用ボード用の低ノイズの REFIN ソースです。f_OUT は EV-ADF4355-2SD1Z の RFOUTA（+）です。RFOUTA（−）には 50 Ω の終端抵抗を接続しています。

**表 3. ADF4355-2 を使用したスタンドアロン PLLの位相ノイズ**
f_REF (MHz)	f_OUT width=33% Frequency (MHz)	f_OUT RMS Jitter (fs)
100.00	5400.00	202
100.00	5300.00	220
100.00	5200.00	243
100.00	5201.11	222

回路の評価とテスト

この回路は、EVAL-CN0369-SDPZ 回路ボード、EV-ADF4355-2SD1Z 評価用ボード、および ADL5801-EVALZ 評価用ボードを使用しています。2 枚の EVAL-SDP-CS1Z システム・デモンストレーション・プラットフォーム（SDP-S）ボードが、EVAL-CN0369-SDPZ 回路ボードおよび EV-ADF4355-2SD1Z 評価用ボードに接続されています。これら 2 枚のボードは 120 ピンの接続用コネクタを備えているので、手早く組み立てて回路の性能を評価することができます。EVAL-CN0369-SDPZ 回路ボードに接続された SDP-S ボードは、インテジャー N 評価用ソフトウェアとともに使用され、ADF4002 に内蔵されたレジスタにプログラムを書き込みます。

EV-ADF4355-2SD1Z ボードに接続された SDP-S ボードは、ADF4355-2 評価用ソフトウェアとともに使用され、ADF4355-2 に内蔵されたレジスタにプログラムを書き込みます。

回路図、PCBレイアウト・データ、部品表などの EVAl-CN0369-SDPZ ボードの技術文書は全て、CN-0369 設計支援パッケージ（www.analog.com/CN0369-DesignSupport）から入手できます。