AD6676

新規設計に推奨

広帯域IFレシーバ・サブシステム

データシート (Rev. D) 製品セレクション・テーブル
製品モデル
1
1Ku当たりの価格
最低価格：$186.18
利用上の注意

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ･デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。


本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.G）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。
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製品の詳細

  • 高い瞬時ダイナミック・レンジ
    • 低ノイズ指数（NF）: 13dB
    • 低ノイズ・スペクトル密度（NSD）: −159 dBFS/Hz
    • IIP3: 最大 36.9 dBm（スプリアス・トーン）: ＜－99 dBFS）
  • 調整可能バンドパス Σ-Δ A/D コンバータ（ADC）
    • 信号帯域幅: 20 MHz ～ 160 MHz
    • IF 中心周波数: 70 MHz ～ 450 MHz
    • 設定可能な入力フルスケール・レベル: -2 dBm ～ -14 dBm
      • 駆動が容易な抵抗性 IF 入力
    • ゲイン平坦度: 1 dB @ 帯域外ピーキング 0.5 dB以下
      • エイリアス除去: 50 dB 以上
    • ADCのクロック・レート: 2.0 GSPS ～ 3.2 GSPS
      • オンチップ PLL クロック逓倍器
    • 16ビット I/Q レート: 最大 266 MSPS
  • デジタル信号処理を内蔵
    • NCO と直交デジタル・ダウン・コンバータ（QDDC）
    • デシメーション係数は12、16、24、32から選択可能
  • 自動ゲイン（AGC）制御機能有り
    • スパン27 dB 、ステップ1dBの減衰器を内蔵
    • 設定可能なAGCデータポートを介した高速減衰器制御
    • プログラマブル・スレシュホールドを備えたピーク検出フラッグ
  • シングル・レーン又はデュアル・レーンのJESD204Bに対応
  • 低消費電力：1.20 W
    • 電源：1.1 V と 2.5 V
    • TDD 省電力：最大60%
  • 4.3 mm × 5.0 mm WLCSP
AD6676
広帯域IFレシーバ・サブシステム
AD6676 Functional Block Diagram AD6676 Pin Configuration
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サポート

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ドキュメント

データシート 1

ユーザ・ガイド 1

技術記事 4

情報 1

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ソフトウェア・リソース

デバイス・ドライバ 2

ハードウェア・エコシステム

製品モデル 製品ライフサイクル 詳細
LO内蔵RFミキサー 1
ADRF6620
製造中止 700 MHz to 2700 MHz RX Mixer with Integrated IF DGA, Fractional-N PLL, and VCO
ゲイン・ブロック 2
ADL5541
製造中 RF/IFゲイン・ブロック、15dBゲイン、20MHz～6GHz
ADL5542
製造中 RF/IFゲイン・ブロック、20dBゲイン、20MHz～6GHz
シングル／ダブル／トリプル・バランスド・ミキサー 1
ADL5801
新規設計に推奨 アクティブ・ミキサー、10MHz～6GHz、高IP3
フラクショナル N PLL 1
ADF4355-2
新規設計に推奨 マイクロウェーブ広帯域シンセサイザ、VCO内蔵
正電圧のリニア電圧レギュレータ（LDO） 2
ADP223
新規設計に推奨 電圧レギュレータ、デュアル、300mA出力調整可能、低ノイズ、高PSSR
ADP1752
製造中 ロー・ドロップアウト・レギュレータ（LDO）、800mA、低入力電圧
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ツールおよびシミュレーション

AD6676 AMI Model

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ADC Companion Transport Layer RTL Code Generator Tool

This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.

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評価用キット

eval board
schematic 1
EVAL-AD6676

AD6676 Evaluation Board

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製品詳細

The AD6676EBZ supports the AD6676 highly integrated IF subsystem that can digitize radio frequency (RF) bands up to 160 MHz in width centered on an intermediate frequency (IF) of 70 MHz to 450 MHz. Unlike traditional Nyquist IF sampling ADCs, the AD6676 relies on a tunable band-pass Σ-Δ ADC with a high oversampling ratio to eliminate the need for band specific IF SAW filters and gain stages, resulting in significant simplification of the wideband radio receiver architecture. On-chip quadrature digital downconversion followed by selectable decimation filters reduces the complex data rate to a manageable rate between 62.5 MSPS to 266.7 MSPS. The 16-bit complex output data is transferred to the host via a single or dual lane JESD204B interface supporting line rates up to 5.333 Gbps.

The AD6676EBZ is compatible with the HSC-ADC-EVALEZ, the ADI FPGA-Based Data Capture Kit.

EVAL-AD6676
AD6676 Evaluation Board
Eval-AD6676

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