概要
計測アプリケーションや監視アプリケーションでは、多くの場合、システムの精度を確保しつつ消費電力を低減することが求められます。そのためには、タイミングに関連する要因について考慮する必要に迫られるはずです。おそらくは、アナログ・フロント・エンド（以下、AFE）のタイミングや、A/Dコンバータ（ADC）のタイミング、デジタル・インターフェースのタイミングなどについて検討しなければならないでしょう（図1）。この連載ではPart 1とPart 2の2回に分けて、そうした事柄について解説します。Part 1では、まずADCの2つの主要なアーキテクチャであるシグマ・デルタ（ΣΔ）型と逐次比較型（SAR）について簡単にまとめます。その上で、ΣΔ ADCを使用するシステムについての解説を進めます。Part 2では、SARADCを使用するシステムについて検討すべき事柄を明らかにします。それらの解説を通して、分析／制御／評価用のタイミング・ツール「ACE（Analysis Control Evaluation）」も紹介することにします。このツールを使用すれば、システム設計やソフトウェア開発を行う際、タイミングに関連する影響や設定について可視化を実現することができます。
はじめに
「時間厳守」というのは、昔からどのようなことにも適用できる重要な言葉です。エンジニアリングの分野も例外ではありません。信号のサンプリングを実施する際には、時間に関する要件を満たすことが非常に重要になります。システムを設計する際には、タイミングに関する目標を達成し、性能の要件を満たすと共に消費電力を削減しなければなりません。特に、物理的な事象を測定するためのシグナル・チェーンで使用するADCについては、タイミングが重要な鍵になります。ADCを使用するにあたっては、まずΣΔとSARのうちどちらのアーキテクチャを選択するか検討する必要があります。使用するアーキテクチャを決定したら、求められるシステム性能を実現するための回路を構築します。そのときに検討しなければならないのが、タイミングの要件についてです。特に、低消費電力、高精度のシグナル・チェーンを構成する上では、タイミングについて十分に配慮しなければなりません。
速度の観点からは、SARとΣΔのうちどちらを使うべきなのか？
本稿では、温度、圧力、流量などに対応する信号を計測するためのアプリケーションに焦点を絞ります。特に、高精度、低消費電力であることが求められるシステムに注目することにします（詳細については「高精度、低消費電力」のページを参照）。また、測定帯域幅は10kHz未満であることを前提とします。ただ、本稿で取り上げる多くのトピックは、広帯域を対象とする計測システムにも適用することが可能です。
従来、低消費電力のシステムを設計するにあたり、変化が遅い低速の信号を高い精度で測定したい場合にはΣΔ ADCが選択されていました。一方、SAR ADCは、より多くのチャンネルを変換の対象とし、高速な測定を行いたいケースに場合により有用なものであると考えられていました。しかし、「AD4630-24」のような新たなSAR ADCは、従来ΣΔ ADCが使われていた高精度の領域でも利用されるようになっています。つまり、両者の使い分けについて厳格な決まりがあるというわけではありません。表1は、両アーキテクチャを採用したADCの実例として、ΣΔ型の「AD4130-8」とSAR型の「AD4696」についてまとめたものです。いずれの製品も低消費電力であることを特徴とします。以下では、これらをベースとし、シグナル・チェーンに関連するタイミングについて考えていくことにしましょう。
| AD4130-8 | AD4696 | |
| アーキテクチャ | ΣΔ | SAR |
| チャンネル数 | 16 | 16 |
| 分解能 | 24ビット | 16ビット |
| 最高速度 | 2.4kSPS | 1MSPS |
| 消費電流 | 変換時（2.4kSPS）は 32µA、スタンバイ時は 0.5µA | 変換時（10kSPS）は58µA、スタンバイ時は2µA |
| 省電力機能 | デューティ・サイクリング、FIFO | デュアルSDO、自動サイクル |
サンプリング周波数か、出力データ・レートか？
SAR ADCでは、既知の時点で入力信号のレベルを取得することにより、サンプル・データを出力します。最初のサンプル（＆ホールド）フェーズの後には変換フェーズが訪れます。サンプル・データを得るまでに必要な時間は、サンプリング周波数に応じて大きく異なります。
一方、ΣΔ ADCは、変調器の動作周波数でサンプル・データを採取します。ΣΔ変調器ではオーバーサンプリングが行われるので、サンプル・レートは入力信号のナイキスト周波数をはるかに上回ります。そのようにして周波数スパンが追加されることから、より高い周波数にノイズが追いやられます。この種のADCでは、変調器からの出力データに対してデシメーションと呼ばれる処理を適用します。それにより、高い精度と引き換えにサンプル・レートを低下させます。その処理を実現するのはデジタル・フィルタ（ローパス・フィルタ）です。デジタル・フィルタによる処理の内容は、時間領域での平均化に相当します。
このように、ΣΔ ADCとSAR ADCとでは、変換結果を得るための方法が大きく異なります。SAR ADCをベースとする技術ドキュメントでは、サンプリング周波数（f SAMPLE）をベースとした説明が多くなります。それに対し、ΣΔ ADCのデータシートでは、出力データ・レート（ODR：Output Data Rate）が重視されます。本稿では、ADCのタイミングについて詳しく説明するにあたり、両アーキテクチャの違いについても触れることにします。
マルチプレクス型のADCでは、複数のチャンネルのうち1つを順次選択して変換を実行します。同ADCについては、全チャンネルの変換に要する時間（セットアップ時間などを含む）をスループット・レートと呼びます。
シグナル・チェーンのタイミングに関して最初に検討すべきことは、センサーのバイアス／励起とシグナル・チェーンのパワーアップに要する時間です。電圧源と電流源をオンにし、センサーにバイアスをかけ、スタートアップするまでにかかる時間の仕様を明らかにしなければなりません。例として、AD4130-8が内蔵するリファレンス回路をターンオンするためにかかるセトリング時間について考えてみます。その時間は、リファレンス・ピンに特定の負荷容量が接続されている場合で280マイクロ秒となります。内蔵回路が生成するバイアス電圧は、センサーを励起するために使用することができます。そのスタートアップ時間はアナログ入力ピンに接続された容量に左右され、3.7マイクロ秒/nFという値になります。
シグナル・チェーンのパワーアップ時間が明確になったら、ADCのアーキテクチャに応じたタイミングに関する検討事項を確認します。以下では、まず超低消費電力のアプリケーションを実現する測定用のシグナル・チェーンで、ΣΔ ADCを使用するケースについて考えます。その場合にはどのようなタイミングに注目すればよいのかということを明らかにします。なお、シグナル・チェーンでSAR ADCを使用する場合にも、タイミングに関連する影響については、ΣΔ ADCを使用する場合と重なる部分があります。例えば、システム・レベルの消費電力を改善するためには、マイクロコントローラとのやり取りに要する時間を最小限に抑えるといった具合です。そうした事柄については、Part 2で詳しく解説することにします。
ΣΔ ADCを使用する場合に検討の対象とすべきブロック
SAR ADCではなく、ΣΔ ADCを選択した場合には、タイミングについて検討すべき固有の事柄が生じることになります。シグナル・チェーンを構築するにあたって検討の対象とすべき回路ブロックは3つあります。AFE、ADC、デジタル・インターフェースの3つです。それぞれのタイミングについては、慎重に検討を行わなければなりません。
AFEのタイミングについて検討すべき事柄
3つのブロックのうち、まずはAFEに注目することにします。AFEの設計に関する詳細は、アプリケーションの種類に応じて異なります。ただ、ほとんどの回路には共通する側面があります。
AD4130-8は、シグナル・チェーン製品の中では、高精度、低消費電力向けのグループに分類されます。高いレベルの性能を達成しつつ消費電力を削減するための豊富な内蔵機能を利用できるよう特別に設計されています。そうした機能の例としては、FIFO（First In, First Out）、スマート・チャンネル・シーケンサ、デューティ・サイクリングなどが挙げられます。
AD4130-8は、アナログ・デバイセズが提供するΣΔ ADCの中で最も消費電力が少ない製品です。しかも、電圧リファレンス、プログラマブル・ゲイン・アンプ（PGA）、マルチプレクサ、センサー用の励起電流源／バイアス電圧源など、シグナル・チェーンにおいて重要になるビルディング・ブロックを数多く内蔵しています。その点を考慮すると、消費電流が極めて少ないというのは驚くべきことです。
ここで、AD4130-8と共に使用するAFEについて考えてみます。同ADCは、アナログ入力部にPGAを搭載しています。それにより、入力電流を最小限に抑えることができます。また、入力部を駆動するための外付けアンプは不要です。オーバーサンプリングを実現する変調器の後段にはデジタル・フィルタが配置されています。同ADCの帯域幅は、このフィルタによって決まります。同ADCは、数多くのsinc3/sinc4フィルタや、50Hz/60Hzのノイズを除去するように設計されたフィルタを備えています。sinc3/sinc4のデジタル・フィルタは、外付けのアンチエイリアシング（折返し誤差防止）フィルタ（以下、AAF）と組み合わせて使用する必要があります。このAAFの目的は、入力信号の帯域幅を制限することです。例えば、変調器の動作周波数fMODに依存して周波数が変化するノイズなどにより、通過帯域（変換結果）にエイリアスが発生しないようにするために使用します。
AAFの設計
アプリケーションによっては、AAFとして高次のものが必要になることもあるかもしれません。ただ、通常は1次（1ポール）のローパス・フィルタを使用することで要件を満たすことができるはずです（図6）。AAFは、対象とする信号をサンプリングする条件に基づいて設計します。その3dB帯域幅は以下の式で表されます。
AAFを設計する際には、コンデンサと抵抗の値を選択します。抵抗の値は大きい方が望ましいのですが、そうするとノイズに関しては不利に働きます。一方、コンデンサの値については下限があります。コンデンサの値とピンの容量値の比が重要になります。
コンデンサの両端に現れる可能性がある最大の電圧ステップに基づき、回路を充電するのに必要な時間を把握することが重要です。
コンデンサに現れる電圧は、時間に対して次式で表される変化率を示します。
各変数の意味は以下のとおりです。
VC：ある時点におけるコンデンサの両端の電圧
VS：供給する電圧
t：時間
パワーアップする際、ステップ・サイズVSは、ADCの入力電圧範囲（±VREF/［ゲイン］）と同程度になる可能性があります
ここで図7をご覧ください。時定数（τ = R×C）の4倍の時間が経過すると、信号が0.98×VSに到達することがわかります。時定数の何倍の時間が必要であるかは、ステップ・サイズVSとの比の自然対数をとることで算出できます（以下参照）。
上の式のVHALF_LSBは、ADCの入力電圧スパンに対応するLSBの半分に相当します。NTは、入力がVHALF_LSB以内にセトリングするまでの時間に対応する値です。つまり、時定数のNT倍の時間を確保すればセトリングが完了するということになります。また、VHALF_LSBは、必要な電圧精度に置き換えることができます。システムの設計においてLSBの半分以内の分解能が必要である場合、分解能がNビット、内蔵PGAのゲインが1、バイポーラ入力のADCでは、次式が成り立ちます。
入力電圧をデジタル値に変換するまでに要する時間tACQは、NTにτ（時定数であるR×C）を掛けることで求まります（以下参照）。
従来、マルチプレクス型のADCでチャンネルの切り替えを行う際、チャンネル間で大きな電圧の差（あるチャンネルは負のフルスケール、次のチャンネルは正のフルスケール）がある場合には、同様の計算を行う必要がありました。AD4130-8では、この問題を解決するために、低消費電力のプリチャージ・バッファを内蔵しています。このバッファは、チャンネル間の切り替えを行う際にオンになります。それにより、チャンネルを切り替えた後の最初の変換は、最速のデータ・レートでも適切に行えるようになります。また、同ADCは、コモンモード入力範囲全体に対応できるように設計されたPGAも搭載しています。そのため、システム設計においては、広範なコモンモード電圧に対して十分なマージンを確保することが可能です。このことは、信号の測定を行う上で非常に役に立ちます。あるチャンネルが負のフルスケールになり、次のチャンネルが正のフルスケールになるケースが最も厳しい条件になります。
【具体例】AAFとして使用するローパス・フィルタ
図8に、分解能が24ビットのADCであるAD4130-8を使用した具体的な回路例を示しました。これは、ホイートストン・ブリッジをベースとするセンサー用の回路です。AAFは、1kΩの抵抗と0.01µFのコンデンサによって構成しています。-3dB周波数は16kHz以下の位置にあります。VREFは2.5V、PGAのゲインは1に設定しています。
この回路では、プライマリ・センサーの出力をシングルエンドのAAFでフィルタリングしています。上記のRCの値から、時定数は以下のようになります。
差動信号のフィルタとしては、プライマリ・センサーの出力を1kΩの抵抗0.1µFのコンデンサで受け取っています。そのため、次式が成り立ちます（この式の詳細については、MT-070をご覧ください）。
差動センサーの時定数によってシングルエンドの値が決まるため、システム全体としては以下の式が成り立ちます。
上記の式は、システムがパワーアップしてサンプル・データを収集するまでに必要なセトリング時間を表しています。これは、外付けのAAFが存在することから必要になる時間です。それまでに取得されたサンプル・データは、デジタル領域で破棄することが可能です。または、この充電時間を考慮し、サンプル・データを取得する瞬間を遅らせることでも対応できます。
フィルタを設計する際、抵抗とコンデンサについて上記の値とは異なる値を使用するケースもあるでしょう。LTspice®では、AD4130-8とAAFをまとめてモデル化することができます。あるいは、図9に示すように、システムやシグナル・チェーンのレベルでモデル化することも可能です。図9の例では、抵抗R2の値を変化させることで、RTD（測温抵抗体）に対応する回路の動作をシミュレーションしています。
AFEのタイミングについて検討すべき事柄
次に取り上げるのはΣΔ ADCのタイミングです（図10）。ΣΔ ADCではODRが重要であることに留意しながら、その内部タイミングについて考えてみます。
ΣΔ ADCでは、高いサンプリング・レートで低分解能（1ビット）の内蔵ADCを動作させてアナログ信号をデジタル化します。オーバーサンプリング、ノイズ・シェーピング、デジタル・フィルタを併用することによって、高い実効分解能が実現されます。
AD4130-8では、SPI（Serial Peripheral Interface）を介してレジスタにデジタル・データを書き込むことで、オーバーサンプリング・レートとデシメーション・レートを制御することができます。ただ、変調器におけるサンプル・レートfMODの値は固定です。基本的に、FSの値（後述）は、デジタル・フィルタが結果を得るために使用するサンプルの数（AD4130-8では16刻み）を変更するために使用します。FSのワードが変化すると、ADCによる変換結果あたりのオーバーサンプリング用の変調クロックの数が変化します。
デシメーションを適用することにより、ADCの出力の実効サンプリング・レートを下げることができます。その際には、精度の向上が図られることになります。デシメーションは、オーバーサンプリングのプロセスで生じた冗長な信号情報を除去する方法だと考えられます。デシメーションの対象となるデータの数が多いほど（デジタル・フィルタにおいて1度の計算の対象になるサンプル・データの数が多いほど）、得られる精度は向上します。同時に、以下の式に従ってODRは低下します。
各変数の意味は以下のとおりです。
fADC：出力データ・レート
fMOD：マスタ・クロックの周波数
FS：デシメーション比の制御に使用する乗数
フィルタによる遅延
複数のチャンネルがイネーブルの状態にある場合、データシートに記載されたODR（fADC）とデータのスループット・レートとの関係は複雑になります。その背景には、チャンネルを切り替える際にデジタル・フィルタによって生じる遅延があります。デジタル・フィルタがセトリングするまでに必要な時間は、sincフィルタの種類によって異なります。ここで図12をご覧ください。これは、アナログ入力に対応するデジタル・データが得られるまでの様子を表したものです。ご覧のように、sinc3フィルタによって行われる最初の変換には3回の変換サイクルが必要なことがわかります。同様に、sinc4フィルタによる最初の変換には4回の変換サイクルが必要です。図中のtSETTLEは、マルチプレクサによる切り替えを考慮してユーザがプログラムすることが可能なセトリング時間を表しています。一般に、フィルタの次数が高いほどノイズは低減されます。しかし、次数が高い場合、フィルタがセトリングするまでに必要な変換サイクルの数が増えてしまいます。このことは、高次のフィルタの欠点だと言えます。
デジタル・インターフェースのタイミングに関する検討事項
続いて、AD4130-8のようなΣΔ ADCのデジタル・インターフェースにおけるタイミングについて検討します（図13）。この種のタイミングについては、ソフトウェア・ツールを利用すると理解しやすくなります。そうしたツールの代表的な例がアナログ・デバイセズのACEです。ACEはいくつかのツールを統合したものであり、その1つとしてタイミング・ツールが含まれています。シーケンサとFIFOに関するタイミング図を利用すれば、それらの設定について理解するのが容易になります。
AD4130-8のシーケンサを利用すれば、各入力チャンネルに対して異なるデジタル・フィルタを適用したり、セトリングやタイミングについて様々な設定を行ったりすることができます。ACEのタイミング・ツールを利用することにより、いつデータを取得できるようになるのか計算するプロセスを簡素化することができます。
スループット・レートを計算する際には、次のような過ちを犯さないように注意しなければなりません。というのは、複数のチャンネルがイネーブルの状態にある場合に、セトリングしたチャンネルのODRの値を読み取り、イネーブルの状態にあるチャンネルの数で割ることでは適切な値を得ることはできません。なぜなら、その方法ではデジタル・フィルタによる遅延が反映されないからです。言い換えれば、スループット・レート（データシートに記載されたODRに対する実効ODR）を計算する場合には、フィルタによる遅延を考慮しなければならないということです。複数のチャンネルがイネーブルである場合、図14に示すように、最初のセトリング時間tSETTLEだけでなく、ADC内部の変換サイクルであるt1st_CONV_IDEALも算出する必要があります。
全チャンネルに対し、同じフィルタとセトリング時間が設定されており、どのチャンネルでも変換の繰り返しがない場合、システムのスループット・レートは次式で表されます。
ここで、各変数の意味は以下のとおりです。
CHs：イネーブルになっているチャンネルの数
t1ST_CNV_IDEAL：フィルタによる遅延を含む変換時間
tSETTLE：デジタル制御が可能なタイミングのパラメータ。延長は可能だが、マルチプレクサのセトリングを考慮してプログラムが可能な最小の時間を設定する
スループット・レートは、1CNV_ODRの時間（図14で緑の線によって示された時間）の総計を算出することによって計算できます（以下参照）。
【具体例】圧力センサー用のシグナル・チェーンにおけるタイミング
図15に示したのは圧力センサー（ロード・セル）用のシグナル・チェーンです。このように複数の圧力センサーと温度センサーを備えるシステムを設計したい場合には、タイミングの面でどのようなことを考慮すればよいのでしょうか。
質問A：このシステムでは、1個のAD4130-8によって何個の圧力センサーに対応することができますか？
質問B： 圧力センサーからの電圧出力範囲が3mV/Vである場合、分解能としてはどのような値が期待できますか？
質問C：システムのダイナミック・レンジに関する要件を満たすためには、工場のラインで少なくとも14ビットの実効分解能が得られる必要があったとします。その場合、何個のロード・セルを使用してシステムを構築すればよいでしょう？
質問Aに対する答え
ここでは、質問Aに対する答えを導き出すための手順を示します。
ステップ1：ゲインを選択する
AVDDは1.8V、REFIN+～REFIN-は1.8Vであるとします。
3mV/Vのロード・セルを1.8Vで励起すると、各ロード・セルの最大出力は5.4mVになります。
PGAのゲインをその最大値である128に設定したとします。
その場合、ADCへの入力は5.4mV×128 = 0.7Vになります。これであれば、1.8Vの範囲に十分収まります。そこで、PGAで使用するゲインは128が適切だということになります。
ステップ2：FSの値を選択する
最速の設定として、sinc3フィルタを使用し、FSの値として1を選択することにします。
ステップ3：1つのチャンネルのスループット・レートを基に、システムのチャンネル数を計算する
以下の条件を基に、チャンネル数を計算します。
1CNV_ODR：1 / 1.667〔ミリ秒〕 = 600SPS
スループット・レート：600SPS/Nch
ここで、1CNV_ODRは、マルチチャンネル・システムにおいて、構成が同じで変換の繰り返しがない1つのチャンネルのスループット・レートです。
10チャンネルの場合、60SPSでサンプリングすることができます。
以上のことから、質問Aに対する答えは、1システムあたり9個のロード・セルを使用できるというものになります。
ステップ4：データシートに示された実効分解能の表を活用する
データシートに記載されたノイズと実効分解能の表を見る際には、考慮すべきもう1つのポイントがあります。それは、計算を行う際には、スループット・レートではなく、フィルタのFSの値をベースにする必要があるというものです。データシートに記載されているODRは、セトリングした1つのチャンネルのODRです。
システムを設計する際には、データシートを注意深く読み解く必要があります。その際には、記述の解釈について注意を払わなければなりません。複数のチャンネルがイネーブルの状態にある場合には、スループット・レート（SPS単位）が低下します。データシートには分解能の表が示されているはずですが、それを誤って解釈すると、もっと高い分解能が得られると考えてしまう可能性があります。セトリングしたチャンネルのODRについては、FSの値を変更した場合、高い精度を実現するためにより強力なオーバーサンプリングやデシメーションが適用されます。その結果、システムの速度は低下することになります。複数のチャンネルがイネーブルの状態にある場合に、ADCの各チャンネルからのデータの読み取り速度、つまりはスループット（SPS単位）が低下していたとします。その場合、原因は複数のチャンネルでサンプリングを行っていることにあります。オーバーサンプリングの強化に起因するものではないため、分解能が向上することはありません。
質問Bに対する答え
図18に示した表を見ると、FSが1でゲインが128である場合、実効分解能は11.7になることがわかります。
したがって、質問Bに対する答えは11.7ビットです。
質問Cに対する答え
質問Cに答えるためには、質問Aのステップ2に戻る必要があります。
ステップ2：FSの値を選択する
質問Cの分解能の要件に基づき、FSの値を選択します。14ビットの実効分解能を得るためには、FSの値として3を選択する必要があります。
ステップ3：1つのチャンネルのスループット・レートを基に、システムのチャンネル数を計算する
タイミングAFMを使用することにより、必要な分解能（1/4.167マイクロ秒）を達成することができます。
スループット・レートは240SPS/Nchです。
このデータ・レートでは4つのチャンネルを使用することができます。
質問Cに対する答えは3チャンネルです。
デューティ・サイクリング
スループット・レートが低く、ODRが高いシステムについて考えます。その例としては、ヘルス・モニタリング用の機器が挙げられます。そうした機器のシステムは、ホスト・コントローラにより、ほとんどの時間はスタンバイ・モードにあり、定期的に変換を実施するように制御されます。AD4130-8は、デューティ・サイクリングという機能を備えています。これを使用すれば、機器によって次のような連続的な変換が行われるよう制御を実施できます。すなわち、デューティ・サイクルの3/4または15/16はスタンバイ・モードにあり、デューティ・サイクルの1/4または1/16で変換を実施するといった具合です。アクティブな時間とスタンバイの時間は、ユーザが設定することができます。
また、AD4130-8はSYNCピンを備えています。このピンを使用することにより、あらかじめ選択した複数のチャンネルについて、変換を行うタイミングをデタミニスティックに制御することができます。同ADCは、次のように設定することも可能です。すなわち、まずは消費電流の少ないスタンバイ・モードで動作を開始し、その状態で変換シーケンスを機能させてスタンバイ・モードからアクティブなモードに移行し、複数のチャンネルで変換を実施して、変換が完了したらスタンバイ・モードに戻るといった具合です。
【具体例】デューティ・サイクリングを利用する
ここでは、圧力センサーのシグナル・チェーンと同じ設定を例にとります。スループット・レートを600SPS/Nch、2つのチャンネルをイネーブルの状態にすると、ODRは300SPSになります。また、電源電圧が3Vの場合の平均電流は28.7µAです（図21）。
デューティ・サイクリングによって、1/16がイネーブルの状態になるよう設定すると、スループット・レートは24.489SPSになります。その期間（40.834ミリ秒）の平均電流は4.088µAになります（図22）。
FIFO
AD4130-8は、FIFOを内蔵しています。それを使用すれば、変換によって得られたデータをバッファし、マイクロコントローラ／ホスト・コントローラが変換処理を待っている間に低消費電力の状態に移行する機会を提供することができます。結果として、システムの消費電力を低減することが可能になります。ここでタイミングに関して検討すべき最も重要な事柄は、連続的に変換を実施しながらホストがFIFOからのデータを迅速に読み込むようにし、変換の欠落を防ぐことです。
指定した数のサンプル・データ（ウォーターマークと呼ばれます）が収集されたら、FIFOからデータを定期的に読み出すことができます。必要とするサンプル数に達すると割り込みが有効になり、ホストがFIFOのデータを読み出します。割り込みをクリアするためには、FIFOを空にしなければなりません。FIFOからデータを読み出すためには、あらかじめ定義済みの期間を用意しておく必要があります。使用するSCLKの周波数に応じ、変換を欠落させることなく読み出すことができるデータの数が決まります。
タイミング・ツールであるACEを使用すると、システムの設計を行う際、SCLKを変化させたり、ゲーティッド・クロックを使用したりすることで、ウォーターマークのレベルを下げる必要があるのはどのような場合なのかということを把握することができます。FIFOからデータを読み出すケースは、それに該当する一例です。
続いては、2400kSPSの最大ODRで動作する1つのチャンネルで、連続的に測定を実施する例を取り上げます。ウォーターマークのレベルを256に設定し、読み出しを試みるケースを考えます。その場合、変換を欠落させることなくFIFOからデータを読み出すためには、729.2マイクロ秒の時間が必要になります。読み出すべきデータの量は、4112ビットです。ACEを利用すれば、変換を欠落させることなくFIFOからのデータを読み出すためには、ホストのSPIには5.64MHzのクロック周波数が必要であることがわかります。一方、AD4130-8では、このクロックの周波数は最高5MHzと定められています。つまり、このままでは仕様に反している状態になるということです。同ADCの仕様の範囲内に収めるためには、ウォーターマークを修正すればよいでしょう。
| 項目 | タイミングへの影響 | 低消費電力のシグナル・チェーンへの影響 |
| シグナル・チェーンのパワーアップ | 各ブロックのパワーアップが遅れる | すべてのシグナル・チェーンに適用 |
| AAF | 変換結果に影響を及ぼす遅延が生じる可能性がある | AD4130-8ではチャンネルの切り替え時にフィルタをプリチャージ |
| sincフィルタによる遅延 | マルチプレクス型システムではスループット・レートに影響が及ぶ | マルチプレクスによって消費電力の削減が可能（µA/Ch） |
| デューティ・サイクリング | デューティ・サイクリングの実行中にスループット・レートは低下 | 平均電流は比例して減少 |
| FIFO | 変換の欠落を防ぐためには注意が必要 | ホスト・コントローラを低消費電力の状態に移行させることが可能 |
本稿で説明したとおり、ΣΔ ADCを使用する場合には、検討すべきトレード・オフ、タイミングの要因、機能について様々な配慮が必要であることがわかります。Part 2では、SAR ADCをベースとするシステムのタイミングに影響を与える要因や機能について解説します。
参考資料
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