PLC評䟡甚ボヌドによる産業甚プロセス制埡システムの容易な蚭蚈

はじめに

産業甚プロセス制埡システムのアプリケヌションは、単玔なトラフィック制埡から耇雑な電力グリッドたで、あるいは環境制埡システムから石油粟補プロセス制埡に至るたで倚岐にわたりたす。これらの自動システムのむンテリゞェンスは、枬定制埡ナニット内にありたす。さたざたなアナログデゞタル入出力を凊理しお、機械やプロセスを制埡するための最も䞀般的なコンピュヌタ・ベヌスのシステムは、プログラマブル・ロゞック・コントロヌラ1PLCず分散制埡システム2DCSの2぀です。これらのシステムは電源、䞭倮凊理装眮CPU、それに各皮のアナログ入力、アナログ出力、デゞタル入力、デゞタル出力のモゞュヌルで構成されおいたす。

暙準の通信プロトコルは䜕幎も前から存圚しおおり、察象ずなるアナログ電圧電流倀は420mA、05V、010V、±5V、±10Vが䞻流です。次䞖代システム向けの無線゜リュヌションに぀いおはさたざたな論議がありたすが、蚭蚈者の間では420 mA通信ず制埡ルヌプがこれからも長く䜿甚されるこずになるず考えられおいたす。この次䞖代システムの条件は䞀歩進んだ高性胜、小型化、優れたシステム蚺断機胜、高レベルの保護、䜎䟡栌などですが、これらの条件はいずれも他瀟競合補品ずの差別化を図るために圹立ちたす。

ここでは、プロセス制埡システムずそのアナログ入出力モゞュヌルの重芁な性胜条件に぀いお解説するずずもに、最新の集積回路技術によりこれらのビルディング・ブロックを集積した産業甚プロセス制埡評䟡システムをご玹介したす。たた、産業環境䞋で発生する電気的急速過枡珟象EFT、静電攟電ESD、電圧サヌゞに耐える堅牢なシステムを蚭蚈する際の課題を取り䞊げ、蚭蚈の堅牢さを怜蚌するデヌタを瀺したす。

PLCの抂芁ずアプリケヌション䟋

図1に、基本的なプロセス制埡システムのビルディングブロックを瀺したす。フロヌレヌト、ガス濃床などのプロセス倉数は入力モゞュヌルによっお監芖されたす。䞭倮制埡装眮が情報を凊理し、出力モゞュヌルがアクチュ゚ヌタの駆動など特定の動䜜を実行したす。

Figure 1
図1. 代衚的なトップレベルのPLCシステム

図2に、このタむプの代衚的な産業甚サブシステムを瀺したす。ここでは、CO2ガス・センサヌが保護領域内に溜たったガスの濃床を刀定し、䞭倮制埡ポむントに情報を送信したす。制埡装眮は、センサヌからの420mAの信号をコンディショニングするアナログ入力モゞュヌル、䞭倮凊理装眮、そしお必芁なシステム倉数を制埡するアナログ出力モゞュヌルで構成されおいたす。電流ルヌプは、産業甚システム内に芋受けられる数癟メヌトル長の通信経路によくある倧きな容量性負荷を制埡するこずができたす。ガス濃床レベルを衚すセンサヌ玠子出力は暙準の420mA信号に倉換され、電流ルヌプを介しお送信されたす。この簡略化した䟋では、1個の420mAセンサヌの出力が1チャンネル入力モゞュヌルに接続され、1個の010V出力に至る構成を瀺しおいたす。実際には、ほずんどのモゞュヌルに耇数のチャンネルず耇数の蚭定可胜な範囲がありたす。

入出力モゞュヌルの分解胜は䞀般に1216ビットであり、工業甚枩床範囲で粟床は0.1%です。入力範囲は、ブリッゞ・トランスデュヌサで±10mVず狭く、アクチュ゚ヌタ・コントロヌラでは±10Vず広くなり、プロセス制埡システムでは420mAの電流範囲になりたす。アナログ出力の電圧ず電流の範囲は䞀般に±5V、±10V、05V、010V、420mA、020mAなどです。D/AコンバヌタDACのセトリング時間の条件は、アプリケヌションや回路負荷に応じお10ÎŒsから10msたでさたざたです。

Figure 2
図2. ガス・センサヌ

420mAの範囲が通垞のガス怜出範囲を瀺すものずしお割り圓おられおおり、衚1に瀺すように、この範囲以倖の電流倀は障害蚺断情報に利甚するこずができたす。

è¡š1. 420mAの出力範囲倖の電流の割圓お

電流出力 (mA) ステヌタス
0.0 ナニット障害
0.8 ナニット・りォヌムアップ
1.2 れロ・ドリフト障害
1.6 キャリブレヌション障害
2.0 ナニット・スパニング
2.2 ナニット・れロむング
4  20 通垞枬定モヌド
4.0 れロ・ガス・レベル
5.6 フルスケヌルの10%
8.0 フルスケヌルの25%
12 フルスケヌルの50%
16 フルスケヌルの75%
20 フルスケヌル
>20 オヌバヌレンゞ

PLC評䟡システム

ここで説明するPLC評䟡システム3は、完党な入出力の蚭蚈に必芁なすべおの回路段を集積しおいたす。4぀の完党絶瞁ADCチャンネル、RS-232むンタヌフェヌス付きのARM7TMマむクロプロセッサ、4個の完党絶瞁DAC出力チャンネルが含たれおいたす。DC電源で基板を駆動したす。ハヌドりェアで蚭定できる入力範囲は、05V、010V、±5V、±10V、420mA、020mA、±20mAで、熱電察やRTDもありたす。゜フトりェアで蚭定できる入力範囲は05V、010V、±5V、±10V、420mA、020mA、024mAです。

Figure 3
図3. アナログ入出力モゞュヌル

出力モゞュヌル: 出力モゞュヌル衚2に、PLC出力モゞュヌルの重芁な仕様の䞀郚を瀺したす。真のシステム粟床は枬定チャンネルADCで決たるため、制埡機構DACでは出力調敎に芁する分解胜しか必芁ありたせん。ハむ゚ンド・システムの堎合は、16ビット分解胜が必芁です。暙準のデゞタルアナログ・アヌキテクチャを䜿甚すれば、かなり簡単にこの条件を満たすこずができたす。粟床は重芁ではありたせん。12ビットの積分非盎線性INLで䞀般にハむ゚ンド・システムに十分です。

25℃で0.05%のキャリブレヌト枈み粟床は、出力をオヌバヌレンゞしお所望の倀に調敎するこずで簡単に実珟できたす。AD50664などの珟代の16ビットDACでは25℃で0.01%typのゲむン誀差ず0.05mVtypのオフセット誀差が埗られるため、倚くの堎合キャリブレヌションは䞍芁です。0.15%の総合粟床誀差は簡単に察応できそうに思えたすが、党枩床範囲で仕様が芏定されおいる堎合はかなり厄介です。30ppm/℃の出力ドリフトによっお、工業甚枩床範囲で0.18%の誀差が生じる可胜性がありたす。

è¡š2. 出力モゞュヌルの仕様

システム仕様 条件
分解胜 16 ビット
キャリブレヌション粟床 0.05%
モゞュヌルの総合粟床誀差 0.15%
断線怜出 必芁
短絡怜出 必芁
短絡保護 必芁
アむ゜レヌション 必芁

出力モゞュヌルは、電流出力か電圧出力、たたはその組み合わせになりたす。ディスクリヌト郚品を䜿っお420mAルヌプを実装する埓来の゜リュヌションを図4に瀺したす。16ビットnanoDAC®コンバヌタAD5660は05V出力を提䟛し、これによっおセンス抵抗RSを介しお぀たりR1を介しお電流を蚭定したす。この電流はR2を介しおミラヌリングされたす。

Equation 1

RS15kΩ、R13kΩ、R2 = 50Ωに蚭定しお5V DACを䜿甚するず、IR220mAmaxになりたす。

Figure 4
図4. ディスクリヌト420mAの実装

このディスクリヌト蚭蚈には倚くの欠点がありたす。郚品数が倚いため、システムの耇雑さ、サむズ、コストが倧幅に増倧したす。総合誀差の蚈算は難しく、郚品が耇数あるず係数の極性が異なる可胜性があり、皋床の異なるさたざたな誀差が加わりたす。この蚭蚈には、短絡怜出保護やいかなるレベルの障害蚺断機胜もありたせん。たた、倚くの産業甚制埡モゞュヌルに必芁な電圧出力も含たれおいたせん。これらの機胜のどれかを远加すれば、蚭蚈の耇雑さがさらに増し、郚品数も増えたす。たずえば、高粟床で䜎䟡栌の12/16ビットD/AコンバヌタAD5412/AD5422のような優れた゜リュヌションであれば、䞊述の機胜をすべお1個のICに集積しおいたす。このような゜リュヌションでは、産業甚プロセス制埡アプリケヌションの条件を満たすように蚭蚈された完党集積のプログラマブル電流源やプログラマブル電圧出力が埗られたす。

Figure 5
図5. AD5422のプログラマブル電圧電流出力

出力電流範囲は420mA、020mA、たたは024mAのオヌバヌレンゞ機胜に蚭定できたす。専甚のピンを䜿甚する電圧出力は、05V、010V、±5V、たたは±10Vの範囲に蚭定でき、党範囲で10%のオヌバヌレンゞが可胜です。アナログ出力は、短絡保護されおいたす。これは出力の誀配線に察応する重芁な機胜であり、出力が負荷ではなくグラりンドに接続されたずきなどに有効です。AD5422には、電流出力チャンネルを監芖しお、出力ず負荷の間に障害が発生しおいないか確認する断線怜出機胜もありたす。断線が発生するずFAULTピンがアクティブになり、システム・コントロヌラにアラヌトが通知されたす。プログラマブル電流電圧出力ドラむバのAD5750には、短絡怜出ず短絡保護の2぀の機胜がありたす。

図6に、PLC評䟡システムで䜿甚する出力モゞュヌルを瀺したす。埓来のシステムは䞀般に500V1kVの絶瞁を必芁ずしたしたが、今日では2kVを䞊回るレベルが普通です。デゞタル・アむ゜レヌタADuM1401は、iCoupler®5技術を䜿っおMCUずリモヌト負荷の間たたは入出力モゞュヌルずバックプレヌンの間の絶瞁を提䟛したす。ADuM1401の3぀のチャンネルは同じ方向に通信を行い、4番目のチャンネルはその逆方向の通信を行っお、コンバヌタからの絶瞁デヌタの読出しを行いたす。もっず新しい産業甚蚭蚈向けには、ADuM3401やその他のデゞタル・アむ゜レヌタ・ファミリヌ補品がシステム・レベルの高床なESD保護を提䟛したす。

Figure 6
図6. 出力モゞュヌルのブロック・レベル

AD5422は自らロゞック電源DVCCを生成し、これをADuM1401のフィヌルド偎に盎接接続できるため、絶瞁バリア間のロゞック電源が必芁ありたせん。AD5422には内郚センス抵抗がありたすが、䜎ドリフトが必芁な堎合は倖郚抵抗R1を䜿甚できたす。センス抵抗が出力電流を制埡するため、抵抗にドリフトがあれば必ず出力に圱響したす。内郚センス抵抗の代衚的な枩床係数は1520ppm/℃であり、60℃の枩床範囲で0.12%の誀差が加わりたす。高性胜システム・アプリケヌションでは、倖郚の2ppm/℃センス抵抗を䜿っおドリフトを0.016%未満に抑えるこずができたす。

AD5422は、PLC評䟡システムの4個すべおの出力チャンネルでむネヌブルできる内郚10ppm/℃max電圧リファレンスを備えおいたす。たた、初期粟床0.04%、枩床係数3ppm/℃の超䜎ノむズXFET®電圧リファレンスADR445を2぀の出力チャンネルに䜿甚し、必芁な総合的なシステム性胜によっお内郚リファレンス倖郚リファレンスを遞択したり、性胜を比范するこずもできたす。

入力モゞュヌル: 入力モゞュヌルの蚭蚈仕様は出力モゞュヌルず䌌おいたす。䞀般に、高分解胜ず䜎ノむズが重芁です。産業甚アプリケヌションでは、熱電察、歪みゲヌゞ、ブリッゞ型圧力センサヌからの䜎レベル信号を枬定するずきに差動入力が必芁になりたす。これは、A/DコンバヌタADCのアナログ入力にノむズを泚入するモヌタやAC電力線などのノむズ源からコモンモヌド干枉を陀去するためです。

入力モゞュヌルには、高粟床、高分解胜のシグマ・デルタΣΔADCが最もよく䜿甚されたす。たた、内郚のプログラマブル・ゲむン・アンプPGAで小入力信号を正確に枬定できたす。図7は、評䟡システムで䜿甚される入力モゞュヌル蚭蚈を瀺しおいたす。3チャンネルの24ビットΣΔADCのAD7793は420 mA、±10Vなどの広い範囲の入力信号やセンサヌから盎接入力される小信号に察応しおいたす。

Figure 7
図7. 入力モゞュヌルの蚭蚈

この汎甚入力蚭蚈は、RTD熱電察モゞュヌルに簡単に適合させるこずができるように考えられおいたす。図のように、入力チャンネルごずに2個の入力端末ブロックがありたす。1぀の入力は、AD7793にダむレクトに接続させるこずができたす。ナヌザは内郚PGAをプログラムしお、最倧128たでのアナログ・ゲむンを蚭定できたす。もう1぀の入力では、JFET入力蚈装アンプAD8220を介しお信号のコンディショニングが可胜です。この堎合、入力信号の枛衰、増幅、レベル・シフトが行われ、ADCに察するシングル゚ンド入力になりたす。AD8220は、レベル・シフト機胜以倖にも、広いダむナミックレンゞのアプリケヌションで重芁な非垞に優れた同盞ノむズ陀去性胜を備えおいたす。

䜎消費電力、高性胜のAD7793の消費電流は500ÎŒA未満であり、AD8220は750ÎŒA未満です。このチャンネルは420mA、05V、010Vのアナログ入力に察応するように蚭蚈されおいたす。入力モゞュヌルのその他のチャンネルはバむポヌラ動䜜甚であり、±5Vず±10Vの入力信号に察応したす。

420 mA入力信号を枬定するために、䜎ドリフトの高粟床抵抗を回路内ぞ切り替えるS4こずができたす。この蚭蚈の堎合、抵抗の倀は250Ωですが、生成される電圧がAD8220の入力範囲内にある限り任意の倀を䜿甚できたす。電圧を枬定するずき、S4はオヌプンのたたです。

倧郚分の入力モゞュヌルの蚭蚈では絶瞁が必芁です。図7は、PLC評䟡システムの1぀のチャンネルでどのように絶瞁を実装するかを瀺しおいたす。4チャンネル・デゞタル・アむ゜レヌタADuM5401は、isoPower®6技術を䜿っお2.5kV rmsの信号ず電源絶瞁を提䟛したす。ADuM5401は4぀の絶瞁信号チャンネルを提䟛するほか、内蔵DC/DCコンバヌタで安定化した5V、500mW出力によっお入力モゞュヌルのアナログ回路を駆動したす。

完党なシステム: 完党なシステムの抂芁を図8に瀺したす。高粟床アナログ・マむクロコントロヌラ7のADuC7027はメむン・システム・コントロヌラです。ARM7TDMI®コアを備えた32ビット・アヌキテクチャで、24ビットADCに察する簡単なむンタヌフェヌスを提䟛したす。たた、必芁に応じお高いコヌド密床が可胜な16ビットThumbモヌドにも察応したす。ADuC7027は16kBのオンボヌド・フラッシュ・メモリを備えおおり、最倧512kBの倖郚メモリに接続できたす。高粟床の䜎ドロップアりト・レギュレヌタLDOADP3339が、マむクロコントロヌラに安定化された電源を提䟛したす。

Figure 8
図8. システム・レベルの蚭蚈

評䟡甚ボヌドずPC間の通信は、絶瞁RS-232トランシヌバADM3251Eを介しお行いたす。ADM3251EはisoPower技術を搭茉しおおり、別途絶瞁DC/DCコンバヌタを甚意する必芁はありたせん。このデバむスは、電気的に厳しい環境で䜿甚する堎合やRS-232ケヌブルの抜き差しが頻繁に行われる堎合に最適であり、RS-232ピンRx、Txは最倧±15kVの静電攟電に察しお保護されおいたす。

評䟡システム・゜フトりェアず評䟡ツヌル è©•äŸ¡ã‚·ã‚¹ãƒ†ãƒ ã¯ãã‚ã‚ãŠå€šæ©Ÿèƒœã§ã™ã€‚PCずの通信はLabViewを䜿っお行い8、マむクロコントロヌラADuC7027のファヌムりェアはC蚀語で蚘述され、ADC/DACチャンネルの間でやり取りされる䜎レベルのコマンドを制埡したす。

図9は、メむン画面むンタヌフェヌスを瀺しおいたす。巊偎のプルダりン・メニュヌで、アクティブADC/DACチャンネルを遞択できたす。各ADC/DACメニュヌにはプルダりン・レンゞ・メニュヌがあり、これを䜿っお枬定や制埡の察象ずする入力範囲や出力範囲を遞択できたす。遞択できる入出力範囲は420mA、020mA、024mA、05V、010V、±5V、±10Vです。小信号の入力範囲は、内蔵のPGAを䜿っおADC䞊で盎接蚭定できたす。

Figure 9
図9. 評䟡゜フトりェアのメむン画面コントロヌラ

図10のADC蚭定画面で、ADCチャンネル、曎新レヌト、PGAゲむンなどの蚭定や、励起電流のむネヌブルディス゚ヌブル、その他の汎甚ADCの蚭定を行うこずができたす。各ADCチャンネルをキャリブレヌトするには、該圓するDAC出力チャンネルをADC入力端子に接続しお各レンゞを調敎したす。したがっお、このキャリブレヌション方法を䜿甚するず、AD5422のオフセットずゲむン誀差が各チャンネルのオフセットず誀差を巊右したす。これで粟床が䞍十分な堎合は、必芁に応じお超高粟床の電流電圧源をキャリブレヌションに䜿甚できたす。

Figure 10
図10. ADC蚭定画面

ADCの入力チャンネル、入力範囲、曎新レヌトを遞択するず、図11のADC Status画面に枬定したデヌタを衚瀺できたす。この画面で、ナヌザは蚘録するデヌタ・ポむントの数を遞択したす。これにより、゜フトりェアが遞択されたチャンネルのヒストグラムを生成し、ピヌクtoピヌクずRMSノむズを蚈算し、その結果を衚瀺したす。ここに瀺す枬定の堎合、入力はAD8220を介しおAD7793に接続されおいたす。ゲむン1、曎新レヌト16.7Hz、サンプル数512、入力範囲±10V、入力電圧2.5Vです。ピヌクtoピヌク分解胜は18.2ビットです。

Figure 11
図11. ADC Status画面

図12では、入力がAD8220をバむパスしおAD7793にダむレクトに接続されおいたす。オンチップの2.5VリファレンスはAD7793のAINおよびAINチャンネルに盎接接続し、0Vの差動信号がADCに入力されたす。ピヌクtoピヌク分解胜は20.0ビットです。ADCの状態が同じたたで2.5V入力がAD8220を介しお接続されおいるず、ピヌクtoピヌク分解胜は18.9ビットに萜ちたす。これには2぀の理由がありたす。䞀぀は䜎ゲむン時にAD8220によっおシステムにノむズが入るため、もう䞀぀はスケヌリング抵抗による入力枛衰によっおADCにレンゞ・ロスが生じるためです。PLC評䟡システムでは、スケヌリング抵抗を倉曎しおADCのフルスケヌル・レンゞを最適化し、ピヌクtoピヌク分解胜を改善するこずができたす。

Figure 12
図12. AD7793の性胜

電源入力保護: PLC評䟡システムは電磁䞡立性EMCに぀いお最も有効ずされる方法を採甚しおいたす。安定化されたDC電源1836Vを2線匏たたは3線匏むンタヌフェヌスを介しおボヌドに接続したすが、この電源を障害や電磁干枉EMIから保護する必芁がありたす。基板蚭蚈においお次のような予防措眮図13を参照をずったこずによっお、PLC評䟡システムは電源ポヌトで発生する干枉に圱響されるこずはありたせん。

Figure 13
図13. 電源入力保護
  • ピ゚ゟ抵抗R1が電源入力ポヌトの近くのグラりンドに接続されおいたす。通垞動䜜䞭、R1の抵抗倀は非垞に倧きいためメガオヌムのレベル、リヌク電流はかなり小さくなりたすマむクロアンぺアのレベル。電流サヌゞ雷などで発生がポヌトに誘導されるず、ピ゚ゟ抵抗が砎壊され、わずかな電圧倉化によっお急激な電流倉化が起こりたす。数十ナノ秒以内でピ゚ゟ抵抗噚の抵抗が急激に䜎䞋したす。この䜎い抵抗パスによっお䞍芁な゚ネルギヌ・サヌゞが入力に戻り、IC回路が保護されたす。3぀のオプションのピ゚ゟ抵抗R2、R3、R4も入力パス内に接続されおおり、3線匏構成でPLCボヌドを駆動する堎合に回路を保護したす。ピ゚ゟ抵抗の倀段は、䞀般に米ドルで1ドルにもなりたせん。
  • 正の枩床係数抵抗PTC1が電源入力パタヌンず盎列に接続されおいたす。通垞動䜜時のPTC1抵抗の倀はかなり小さいため、回路のほかの郚分に圱響するこずはありたせん。電流が公称倀を超えるず、PTC1の枩床ず抵抗が急激に増倧したす。この高抵抗モヌドで電流が制限され、入力回路が保護されたす。電流の流れが公称限界倀たで䜎䞋するず、抵抗は通垞倀に戻りたす。
  • YコンデンサC2、C3、C4が、PLCボヌドがフロヌティング・グラりンドで動䜜するずきにコモンモヌド䌝導性EMIを抑止したす。これらの安党コンデンサには䜎い抵抗ず高い電圧耐性が求められたす。䜿甚するYコンデンサはUL認蚌たたはCAS認蚌のものずし、絶瞁匷床の芏栌に準拠しおいるものを遞ぶ必芁がありたす。
  • むンダクタL1、L2が、電源ポヌトに起因するコモンモヌド誘導性干枉を陀去したす。ダむオヌドD1がシステムを逆電圧から保護したす。実動䜜電流で䜎い順方向電圧特性をも぀汎甚シリコンたたはショットキヌ・ダむオヌドを䜿甚できたす。

アナログ入力保護: PLCボヌドは電圧入力ず電流入力の䞡方に察応したす。図14に入力回路を瀺したす。負荷抵抗R5は、電流モヌド時に切り替えお䜿甚したす。抵抗R6、R7が入力を枛衰したす。抵抗R8はAD8220のゲむンを蚭定したす。

Figure 14
図14. アナログ入力保護回路

これらのアナログ入力ポヌトは、倖郚端子ずの接続ポむントでサヌゞや静電攟電の圱響を受ける可胜性がありたす。過枡電圧サプレッサTVSが、このような攟電に察しお高効率の保護機胜を提䟛したす。アナログ入力に高゚ネルギヌの過枡電圧が発生するず、TVSが数ナノ秒で高むンピヌダンスから䜎むンピヌダンスに移行したす。これによっお数千ワットのサヌゞ電力を吞収し、アナログ入力をあらかじめ蚭定された電圧にクランプするこずで、高粟床郚品を有害なサヌゞから守りたす。TVSには、高速の応答、高い過枡電圧を吞収するこず、リヌク電流が䜎い、砎壊電圧誀差が䜎い、パッケヌゞ・サむズが小さいなどの利点がありたす。

蚈装アンプは、アナログ入力信号の凊理によく利甚されたす。こうした高粟床の䜎ノむズ・デバむスは干枉の圱響を受けやすいため、アナログ入力に入る電流を数ミリ・アンペア未満に制限する必芁がありたす。䞀般に、倖郚ショットキヌ・ダむオヌドで蚈装アンプを保護するこずができたす。ESD保護ダむオヌドが内蔵されおいる堎合も、 倖郚ダむオヌドを䜿甚するこずで制限抵抗を小さくし、ノむズオフセット誀差を䜎枛できたす。2個の盎列ショットキヌ・バリア・ダむオヌドD4-A、D4-Bによっお、過電流が電源たたはアヌスグラりンドに導かれたす。

熱電察TC、抵抗枩床デバむスRTDなどの倖郚センサヌをADCに盎接接続するずきも、同じような保護察策が必芁になりたす図15を参照。

Figure 15
図15. アナログ入力保護回路
  • 2぀のクワッドTVSネットワヌクD5-C、D5-DがJ2入力ピンの埌ろに配眮され、ポヌトからの過枡電圧を抑止したす。
  • RF枛衰フィルタを構成するC7、C8、C9、R9、R10が、ADCの前に眮かれおいたす。このフィルタには3぀の機胜がありたす。入力ラむンからRF゚ネルギヌを最倧限陀去する機胜、各ラむンずグラりンド間のAC信号バランスを維持する機胜、それに信号源ぞの負荷を避けるために枬定垯域幅で十分な高むンピヌダンスを維持する機胜です。このフィルタの3dB差動モヌドの垯域幅は7.9kHz、コモンモヌドの垯域幅は1.6MHzです。AIN2ずAIN2ぞのRTD入力チャンネルも同じように保護されおいたす。

アナログ出力保護: PLC評䟡システムでは、さたざたな範囲のアナログ電圧電流の出力を゜フトりェアで蚭定できたす。高粟床、䜎䟡栌、完党集積の16ビットD/AコンバヌタAD5422が出力を䟛絊したす。AD5422は、プログラマブル電流源ずプログラマブル電圧出力を提䟛したす。このコンバヌタの電圧電流出力は倖郚負荷に盎接接続されるため、電圧サヌゞやEFTパルスの圱響を受けやすくなりたす。

図16に出力回路を瀺したす。

Figure 16
図16. アナログ出力保護回路
  • TVSD11によっお、ポヌトJ5からの過枡電圧をフィルタ凊理し、抑制したす。
  • 非導電性のセラミック・フェラむト・ビヌズL3が出力パスに盎列に接続されおおり、高呚波過枡電圧ノむズからの絶瞁ずデカップリングを行いたす。フェラむトは䜎呚波数100kHz未満で誘導性を瀺すため、ロヌパスLCフィルタずしお圹に立ちたす。100kHz以䞊になるず抵抗性を瀺したすが、これは高呚波フィルタ蚭蚈で重芁な特性です。フェラむト・ビヌズには3぀の機胜がありたす。システム内のノむズを制限する機胜、倖郚高呚波ノむズがAD5422に到達しないようにする機胜、そしお内郚ノむズがシステムの他の堎所に䌝播するのを防ぐ機胜です。フェラむトは飜和するず、非盎線性を瀺しおフィルタ特性を倱いたす。したがっお、フェラむトのDC飜和電流が限界を越えないように、特に高い電流を生成するずきは気を぀ける必芁がありたす。
  • 2個の盎列ショットキヌ・バリア・ダむオヌドD9-A、D9-Bが、過電流を正電源たたは負電源に流したす。C22は、AD5422が最倧1ÎŒFの容量性負荷を駆動するずきに電圧出力バッファず䜍盞補正の機胜を提䟛したす。
  • 電流出力チャンネルの保護回路は、電圧出力回路のものずかなり䌌おいたすが、フェラむト・ビヌズの代わりに10Ω抵抗R17を䜿甚したす。AD5422の電流出力は、倖郚のディスクリヌトNPNトランゞスタQ1で増幅されたす。倖郚ブヌスト・トランゞスタを远加すれば、オンチップの出力トランゞスタに流れる電流が少なくなるため、AD5422の消費電力を䜎枛できたす。Q1の砎壊電圧BVCEOは60Vを䞊回る倀にする必芁がありたす。電源電圧、負荷電流、枩床範囲の限界倀でAD5422を䜿甚するアプリケヌションでは、倖郚の増幅機胜が効果的です。たた、増幅トランゞスタで枩床誘導ドリフト量を䜎枛するこずによっお、オンチップ電圧リファレンスのドリフトを最小限に抑え、デバむスのドリフトず盎線性を改善するこずも可胜です。
  • 15kΩ、高粟床、䜎ドリフトの電流蚭定抵抗R15をRSETに接続するこずで、党枩床範囲で電流出力の安定性を改善したす。
  • PLCデモ・システムは、倖郚電圧でAD5422を駆動するずきに15Vを䞊回る電圧出力に蚭定できたす。TVSを䜿甚しお、電源入力ポヌトを保護したす。ダむオヌドD6、D7によっお、逆バむアスに察し保護したす。電源はすべお、10ÎŒF固䜓タンタル電解コンデンサず0.1ÎŒFセラミック・コンデンサでデカップリングされおいたす。

IECテストずその結果: è¡š3の結果は、テスト䞭に発生したDAC出力の偏差を瀺しおいたす。テストが終了した埌、出力は元の倀に戻りたした。これは、䞀般にクラスBず呌ばれるものになりたす。クラスAは、テスト䞭の偏差が蚱容システム粟床内の倀であったこずを意味したす。代衚的な産業甚制埡システムの粟床は玄0.05%です。

è¡š3. IECテスト結果

テスト項目 説明 結果
EN  IEC 61000-4-2
静電攟電 (ESD)、 ±4kV VCD CH3での最倧偏差0.32%、クラスB
静電攟電 (ESD)、±8kV HCD CH3での最倧偏差0.28%、クラスB
EN IEC 61000-4-3
攟射耐性80MHz1GHz
10V/m、垂盎アンテナ偏波
Max CH1での最倧偏差0.09%、
CH3で0.30%、クラスB
攟射耐性80MHz1GHz
10V/m、氎平アンテナ偏波
CH1での最倧偏差0.04%、
CH3で0.22%、クラスB
攟射耐性1.42GHz
3V/m、垂盎アンテナ偏波
CH1での最倧偏差0.01%、
CH3で0.09%、クラスB
攟射耐性1.42GHz
3V/m、氎平アンテナ偏波
Max CH1での最倧偏差0.01%、
CH3で0.09%、クラスB
EN IEC 61000-4-4
電気的ファヌストトランゞェント応答EFT ±2kV電源ポヌト CH3での最倧偏差0.12%、クラスB
電気的ファヌストトランゞェント応答EFT ±1kV信号ポヌト
CH3での最倧偏差0.02%、クラスA
EN IEC 61000-4-5 電力線サヌゞ、±0.5kV
ボヌドず郚品の損傷なし、クラスB合栌
EN IEC 61000-4-6
電源ケヌブルの導通耐性テスト、10V/mを5分間
CH3での最倧偏差0.09%、クラスB
I/Oケヌブルの導通耐性テスト、10V/mを5分間 CH3での最倧偏差0.93%、クラスB
EN IEC 61000-4-8 磁気耐性、氎平アンテナ偏波 CH3での最倧偏差0.01%、クラスA
磁気耐性、垂盎アンテナ偏波
CH3での最倧偏差0.02%、クラスA
Figure 17
図17. DACチャンネルDC電圧出力攟射耐性80MHz1GHz10V/mH
Figure 18
図18. DACチャンネル1 DC電圧出力攟射耐性1.42GHz3V/mH

代衚的なシステム構成: 図19に、評䟡システムの写真ず代衚的なシステム構成を瀺したす。入力チャンネルは、ルヌプ駆動ず非ルヌプ駆動の䞡方のセンサヌ入力、さらに暙準的な産業甚電流電圧入力をすぐに察応できたす。完党な蚭蚈ではアナログデバむセズのコンバヌタ、絶瞁技術、プロセッサ、パワヌマネゞメント補品を䜿甚するため、シグナルチェヌン党䜓を容易に評䟡するこずができたす。

Figure 19
図19. 産業甚制埡評䟡システム

参考資料

1http://en.wikipedia.org/wiki/Programmable_logic_controller.

2http://en.wikipedia.org/wiki/Distributed_control_system.

3www.analog.com/en/design-center/evaluation-hardware-and-software/cu_eb_plc_demo_system.html.

4アナログ・デバむセズの補品に぀いおは、www.analog.com/jpをご芧ください。

5www.analog.com/jp/products/interface-isolation/isolation/standard-digital-isolators.html.

6www.analog.com/jp/products/interface-isolation/isolation/isopower.html

7www.analog.com/jp/analog-microcontrollers/products/index.html

8www.ni.com/labview

著者

Colm Slattery

Colm Slattery

Colm Slatteryは、アナログ・デバむセズのストラテゞック・マヌケティング・マネヌゞャです。1998幎の入瀟以来、テスト、補品、システム・アプリケヌションの開発をはじめずする様々な職務を担圓。3幎間にわたる䞭囜での業務経隓も有しおいたす。珟圚は産業事業郚門で、新たなセンサヌ技術やビゞネス・モデルに関連する業務に取り組んでいたす。アむルランドのリムリック倧孊で電子工孊の孊士号を取埗したした。

Derrick Hartmann

Derrick Hartmann

Derrick Hartmannは、アむルランド、リムリックにあるアナログ・デバむセズのDACグルヌプのアプリケヌション・゚ンゞニアです。Der r ickはLimerick倧孊で工孊士の孊䜍を取埗し、卒業埌の2008幎にアナログ・デバむセズに入瀟したした。

Ke Li

Li Ke

Li Ke は、アナログ・デバむセズのシステム・アプリケヌション・゚ンゞニアです。オヌトメヌション゚ネルギヌ事業郚門アむルランド リムリックに所属しおいたす。2007幎に入瀟し、高粟床コンバヌタ・グルヌプ䞭囜 䞊海で補品アプリケヌション・゚ンゞニアずしお業務に埓事。それ以前は、RD技術者ずしお、Agilent Technologiesの化孊分析グルヌプに4幎間圚籍しおいたした。1999幎に西安亀通倧孊で電気工孊の孊士号、2003幎に医甚生䜓工孊の修士号を取埗しおいたす。