AD9689
新規設計に推奨14 ビット、2.0 GSPS/2.6 GSPS、JESD204B、デュアル A/D コンバータ
- 製品モデル
- 4
- 1Ku当たりの価格
- 最低価格:$1100.33
製品の詳細
- JESD204B(サブクラス 1)コーディング・シリアル・デジタル出力
- 最大 16 Gbps/レーンのレーン・レートをサポート
- ノイズ密度
- −152 dBFS/Hz(2.56 GSPS 、フルスケール電圧 = 1.7 Vp-p 時)
- −154 dBFS/Hz(2.56 GSPS、フルスケール電圧 = 2.0 Vp-p 時)
- −154.2 dBFS/Hz(2.0 GSPS、フルスケール電圧 = 1.7 Vp-p 時)
- −155.3 dBFS/Hz(2.0 GSPS、フルスケール電圧 = 2.0 Vp-p 時)
- 2.56 GSPS(デフォルト設定)でのチャンネルあたりの全電力: 1.55 W
- 2.56 GSPS エンコードでの SFDR
- 73 dBFS(1.8 GHz AIN、−2.0 dBFS 時)
- 59 dBFS(5.53 GHz AIN、−2.0 dBFS 時)
- (フルスケール電圧 = 1.1 Vp-p)
- 2.56 GSPS エンコードでの S/N 比
- 59.7 dBFS(1.8 GHz AIN、−2.0 dBFS 時)
- 53.0 dBFS(5.53 GHz AIN、−2.0 dBFS 時)
- (フルスケール電圧 = 1.1 Vp-p)
- 2.0 GSPS エンコードでの SFDR
- 78 dBFS(900MHz AIN、−2.0 dBFS 時)
- 62 dBFS(5.53 GHz AIN、−2.0 dBFS時)
- (フルスケール電圧 = 1.1 Vp-p)
- 2.0 GSPS エンコードでの S/N 比
- 62.7 dBFS(900 MHz AIN、−2.0 dBFS時)
- 53.1 dBFS (5.5 GHz AIN、−2.0 dBFS時)
- (フルスケール電圧 = 1.1 Vp-p)
- DC 電源動作電圧: 0.975 V、1.9 V、2.5 V
- アナログ入力フルパワー帯域幅(−3 dB): 9 GHz
- 振幅検出ビットによる効率的な AGC 実装
- プログラマブル FIR フィルタによるアナログ・チャンネル損失イコライゼーション
- チャンネルごとに 2 つの広帯域デジタル・プロセッサを内蔵
- 48 ビット NCO
- プログラマブルなデシメーション・レート
- 位相コヒーレントな NCO スイッチング
- 最大 4 チャンネル使用可能
- シリアル・ポート制御
- 100 MHz SPI 書込みと 50 MHz SPI 読出しをサポート
- 2 分周および 4 分周オプション付きのインテジャー・クロック
- 柔軟な JESD204B レーン構成
- オンチップ・ディザ
AD9689 は、14 ビットの 2.0 GSPS/2.6 GSPS デュアル A/D コンバータ(ADC)です。低消費電力、小型、使いやすさを目標に設計されたオンチップ・バッファとサンプル&ホールド回路を備えたデバイスです。最大で 5 GHz の広帯域幅アナログ信号をダイレクト・サンプリングする通信アプリケーションに対応できるように設計されています。この ADC 入力の −3 dB 帯域幅は 9 GHz です。AD9689 は、広い入力帯域幅、高いサンプリング・レート、優れた直線性、低消費電力を小型パッケージで提供できるように最適化されています。
デュアル ADC コアはマルチステージの差動パイプライン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。各 ADCは広帯域幅入力を備えており、選択可能な多様な入力範囲をサポートします。電圧リファレンスを内蔵しているので設計が容易になります。アナログ入力とクロック信号は差動入力です。ADC のデータ出力は内部でクロスバー・マルチプレクサを通して 4 つのデジタル・ダウンコンバータ(DDC)に接続されています。各 DDC は、48 ビット周波数変換器(数値制御発振器(NCO))とデシメーション・レートの、カスケード接続された複数の信号処理段で構成されています。NCO ではプリセット帯域を汎用入出力(GPIO)ピンで選択することができ、3 つまでの帯域を選択できます。DDC モード間の AD9689 の動作は SPI でプログラム可能なプロファイルを介して選択可能です。
AD9689 は DDC ブロックの他に、通信用レシーバー内に自動ゲイン制御(AGC)機能を簡素化する複数の機能を備えています。プログラマブル閾値検出器は、ADC のレジスタ 0x0245 の高速検出コントロール・ビットを使って入力信号の電力をモニタすることができます。入力信号レベルがプログラマブルな閾値を超えると、高速検出インジケータがハイ・レベルになります。この閾値インジケータは遅延が小さいため、短時間でシステム・ゲインを下げて ADC 入力のオーバーレンジ状態を回避することができます。AD9689 は、高速検出出力に加え、信号モニタリング機能も備えています。信号モニタリング・ブロックは、ADC でデジタル化される信号に関する追加情報を提供します。サブクラス 1 JESD204B に基づく高速シリアル出力は、DDC の構成と受信ロジック・デバイスの許容レーン・レートに応じて、1 レーン、2 レーン、4 レーン、8 レーンの多様なレーン構成にすることができます。マルチデバイス同期は、SYSREF± 入力ピンと SYNCINB± 入力ピンを通してサポートされています。
AD9689 には、必要に応じて大幅な節電を可能にする柔軟なパワーダウン・オプションがあります。これらの機能はすべて 3 線式シリアル・ポート・インターフェース(SPI)を使ってプログラムできます。
AD9689 は 196 ボールの無鉛 BGA パッケージで提供され、−40 ºC ~ +85 ºC の周囲温度範囲で仕様が規定されています。この製品は米国の特許によって保護されています。
このデータシートでは、FD_A/GPIO_A0 などの複数機能を持つピンは、全機能を表すピン名で表記するか、あるいは特定の機能のみが該当するところでは、例えば FD_A のようにピンの 1 つの機能で表記しています。
製品のハイライト
- 広い −3 dB 入力帯域幅(9 GHz)により、最大約 5 GHz までの信号のダイレクト無線周波数(RF)サンプリングをサポート。
- 内蔵の 4 個の広帯域デシメーション・フィルタと NCO ブロックにより、マルチバンド・レシーバーをサポート。
- GPIO ピンを使ってイネーブルされる高速 NCO スイッチング。
- 特定のシステム条件を満たすように製品の各種特性と機能を SPI で制御。
- プログラマブルな高速オーバーレンジ検出と信号モニタリング。
- システム温度管理用のオンチップ温度ダイオード。
- 12 mm × 12 mm、196 ボール BGA。
- ピン、パッケージ、機能、メモリマップは14ビット、3.0 GSPS、JESD204B デュアルADCのADCAD9208と互換性有り。
アプリケーション
- ダイバーシティ・マルチバンドおよびマルチモード・デジタル・レシーバー
- 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE、LTE-A
- 電子テストおよび計測システム
- フェーズド・アレイ・レーダーおよび電子戦
- DOCSIS 3.0 CMTS アップストリーム・レシーブ・パス
- HFC デジタル・リバース・パス・レシーバー
ドキュメント
データシート 2
技術記事 2
情報 1
ビデオ 2
サードパーティ・ソリューション 3
デバイス・ドライバ 1
FPGA相互運用性レポート 2
Analog Dialogue 2
製品モデル | ピン/パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
---|---|---|---|
AD9689BBPZ-2000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) | ||
AD9689BBPZ-2600 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) | ||
AD9689BBPZRL-2000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) | ||
AD9689BBPZRL-2600 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
デバイス・ドライバ 1
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
必要なソフトウェア/ドライバが見つかりませんか?
ハードウェア・エコシステム
製品モデル | 製品ライフサイクル | 詳細 |
---|---|---|
クロック生成デバイス 3 | ||
HMC7044 | 新規設計に推奨 |
JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器 |
LTC6952 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
LTC6951 | 最終販売 | 超低ジッタ VCO内蔵の複数出力 クロック・シンセサイザ |
クロック分配器 (クロック・ディストリビューション) 3 | ||
LTC6955 | 最終販売 | 超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー |
LTC6953 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
ツールおよびシミュレーション
設計ツール 1
ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開くADIsimRF
ADIsimRFは使いやすいRFシグナル・チェーン計算ツールです。最大50段までのシグナル・チェーンについて、カスケード・ゲイン、ノイズ、歪み、消費電力を計算し、プロット、エクスポートが可能です。ADIsimRFには、アナログ・デバイセズのRFおよびミックスド・シグナル部品のデバイス・モデルの広範なデータ・ベースも含まれています。
ツールを開くIBISモデル 1
AD9208/AD9689/AD9694/AD9695 AMI Model
ツールを開くSパラメータ 1
LTspice®は、無料で提供される強力で高速な回路シミュレータと回路図入力、波形ビューワに改善を加え、アナログ回路のシミュレーションを容易にするためのモデルを搭載しています。