AD9656
新規設計に推奨A/Dコンバータ、16ビット、125MSPS、クワッド、1.8V、JESD204B
- 製品モデル
- 2
- 1Ku当たりの価格
- 最低価格:$331.61
製品の詳細
- SNR=79.9dBFS@16MHz(VREF=1.4V)
- SNR=78.1dBFS@64MHz(VREF=1.4V)
- SFDR=86dBc、ナイキストまで(VREF=1.4V)
- JESD204Bサブクラス1にコード化されるシリアル・デジタル出力
- 柔軟なアナログ入力範囲:2.0V p-p~2.8V p-p
- 1.8V電源動作
- 低消費電力:125Msps(2レーン)で197mW / チャンネル
- DNL誤差:±0.6LSB(VREF=1.4V)
- INL誤差:±4.5LSB(VREF=1.4V)
- 650MHzのフル・パワー・アナログ入力帯域幅
- シリアル・ポート制御、
- フルチップと個別チャンネルのパワーダウン・モード
- 内蔵とカスタムのデジタル・テスト・パターンの生成
- マルチチップの同期とクロック・デバイダ
- スタンバイ・モード
AD9656は、サンプル&ホールド回路内蔵のクワッド16ビット125MSPSのA/Dコンバータ(ADC)であり、低価格、低消費電力、小型で使い易く設計されています。この製品は、最大125MSPSまでの変換レートで動作し、小型パッケージ・サイズを重要とするアプリケーション向けに、並外れたダイナミック性能と低消費電力化に関して最適化されています。
このADCは、フル性能動作のためには1.8Vの単電源とLVPECL / CMOS / LVDS互換のサンプル・クロック・レートを必要とします。ほとんどのアプリケーションでは、外付けのリファレンス電圧またはドライバ部品を必要としません。
各チャンネルは独立したパワーダウン機能をサポートしており、全チャンネルがディスエーブル時の消費電力は14mW(typ)未満となります。このADCは、プログラマブルな出力クロック、データ・アライメントおよびデジタル・テスト・パターン発生器など、柔軟性を最大化しシステム・コストを最小化するような設計のための、いくつかの特長を備えています。デジタル・テスト・パターンとしては、決まった擬似乱数パターンを含んでおり、カスタムのユーザー定義のテスト・パターンもシリアル・ポート・インターフェース(SPI)を介して入力することも可能です。
AD9656はRoHS準拠、非磁性の56ピンLFCSPパッケージを採用しています。
仕様は工業温度範囲-40℃~+85℃にわたって規定されています。
製品のハイライト
- 小型フットプリント形状。4個のADCを小型の8mm×8mmパッケージに格納
- 内蔵PLLは、単一のADCサンプリング・クロックでの使用を可能とし、PLLはADCのサンプリング・クロックをJESD204Bのデータ・レート・クロックに対応するまでの逓倍を行います。
- 構成可能なJESD204B出力ブロックは、レーンあたり最大8.0Gbpsをサポート
- JESD204B出力クロックは、1つ、2つおよび4つのレーン構成をサポート
- 低消費電力:125Msps、2レーンで198mW / チャンネル
- SPI制御は、特別なシステムの要求に合致するための広範囲で柔軟な機能を提供
アプリケーション
- 医用画像処理
- 高速画像処理
- 直交変調無線受信器
- ダイバーシティ無線受信器
- ポータブル・テスト装置
ドキュメント
データシート 1
技術記事 1
情報 1
デバイス・ドライバ 1
FPGA相互運用性レポート 1
製品モデル | ピン/パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
---|---|---|---|
AD9656BCPZ-125 | 56-Lead LFCSP (8mm x 8mm w/ EP) | ||
AD9656BCPZRL7-125 | 56-Lead LFCSP (8mm x 8mm w/ EP) |
製品モデル | 製品ライフサイクル | PCN |
---|---|---|
1 18, 2017 - 16_0079 AD9656 Datasheet Specification Updates |
||
AD9656BCPZ-125 | 製造中 | |
AD9656BCPZRL7-125 | 製造中 |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
デバイス・ドライバ 1
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
必要なソフトウェア/ドライバが見つかりませんか?
ハードウェア・エコシステム
製品モデル | 製品ライフサイクル | 詳細 |
---|---|---|
クロック生成デバイス 1 | ||
AD9528 | 新規設計に推奨 |
クロック・ジェネレータ、14 LVDS / HSTL出力、JESD204B対応 |
クロック分配器 (クロック・ディストリビューション) 1 | ||
HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
シングルエンド入力差動出力アンプ 1 | ||
ADA4930-1 | 新規設計に推奨 | 超低ノイズ・ドライバ・アンプ、低電圧 A/D コンバータ向け |
パワー・スイッチ内蔵型降圧レギュレータ 1 | ||
ADP2108 | 製造中 | ステップダウンDC-DCコンバータ、600mA、小型、3MHz |
完全差動アンプ 1 | ||
ADL5565 | 新規設計に推奨 | 差動アンプ、超高ダイナミックレンジ、6GHz |
正電圧のリニア電圧レギュレータ(LDO) 1 | ||
ADP1706 | 製造中 | リニア・レギュレータ、1A、低ドロップアウト、CMOS |
低入力バイアス電流オペアンプ(100pA以下) 1 | ||
AD822 | 製造中 | オペアンプ、デュアル、FET入力、単電源、低消費電力、レールtoレール入 / 出力 |
ツールおよびシミュレーション
AD9656 AMI Model
ツールを開く設計ツール 1
ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開くVisual Analog
VisualAnalog™は、高速ADCの選択や評価を行う設計者向けに、強力なシミュレーション/データ解析ツール・セットとユーザ・フレンドリなグラフィカル・インターフェースを組み合わせたソフトウェア・パッケージです。
ツールを開く