AN-1177: LVDS/M-LVDS 回路の実装ガイド

はじめに

低電圧差動伝送（LVDS）は、ポイント間高速通信アプリケーションの規格です。マルチポイントLVDS（MLVDS）は、マルチポイント・アプリケーション向けの同様の規格です。LVDS とM-LVDS のどちらも差動伝送と2 線式通信方法を使用し、レシーバが2 つの相補電気信号間の電圧差によってデータを検出します。これにより、ノイズ耐性が大幅に向上し、放射が最小限に抑えられます。

LVDS

LVDS はエミッタ結合ロジック（ECL）または正エミッタ結合ロジック（PECL）の低消費電力バージョンです。LVDS の主要な規格はTIA/EIA-644 です。LVDS の代わりの規格として、IEEE 1596.3—SCI（スケーラブル・コヒーレント・インターフェース）が使用されることもあります。LVDS は1 枚のPCB 内での通信リンクをはじめ、高速バックプレーン、ケーブル接続、ボード間のデータ伝送やクロック分配などで幅広く採用されています。

LVDS には以下の利点があります。

• 最大1Gbps 以上の速度で通信
• 電磁放射の低減
• ノイズ耐性の向上
• 低消費電力動作
• 同相電圧範囲により、グラウンド・オフセットに最大±1V の電圧差が可能

M-LVDS

マルチポイント低電圧差動伝送（M-LVDS）の規格TIA/EIA-899 は、LVDS をマルチポイント・アプリケーションに対応するように拡張したものです。M-LVDSにより、より少ない消費電力で、TIA/EIA-485（RS-485）やコントローラ・エリア・ネットワーク（CAN）よりも高速の通信リンクが可能になります。本アプリケーションに記載した規格については「参考資料」のセクションを参照してください。

LVDS に追加されたM-LVDS の特長には、以下のものがあります。

• ドライバ出力能力の向上
• 制御された遷移時間
• 拡張された同相電圧範囲
• バス・アイドル状態のフェイルセーフ・レシーバのオプション

LVDS/M-LVDS のアプリケーションに関する検討事項

このアプリケーション・ノートでは、LVDS/M-LVDS回路の実装に関して、以下の面から検討します。 

• バス・タイプとトポロジー
• クロック分配のアプリケーション
• LVDS/M-LVDS 伝送の特性
• 終端とPCB レイアウト
• ジッタとスキュー
• データ・エンコーディングと同期
• 絶縁

LVDS やM-LVDS を使用する理由

LVDS とM-LVDS をその他のマルチポイント・プロトコルやポイント間プロトコルと比較したものを図1 に示します。いずれも低電源要件に対応する規格です。LVDS とM-LVDS では、差動電圧の振幅が小さい差動伝送を特長とします。M-LVDS では、マルチポイント・バスによる負荷の増加を許容するため、LVDS に比べて大きな差動出力電圧を規定しています。

どちらのプロトコルも高速通信用に設計されています。代表的なアプリケーションでは、PCB トレースや短距離接続/バックプレーン・リンクを使用します。LVDS の同相電圧範囲は、これらのアプリケーションを対象に設計されています。M-LVDS では、マルチポイント・トポロジーのノイズの増加に対応するため、LVDS に比べて同相電圧範囲が拡張されています。

バスの種類とバス・トポロジー

TIA/EIA-644 規格のLVDS デバイスは、低消費電力で高速通信を可能にします。LVDS の利点は、TIA/EIA-899デバイスを使用することにより、マルチポイント・アプリケーションにも適用できるということです。アプリケーションにLVDS デバイスとM-LVDS デバイスのどちらを使用するかを決める際、バス・トポロジーは、主要な要素の1 つになります。

ポイント間

ポイント間のバス・トポロジーは、1 対のワイヤやパターンを使って互いに接続した1 個のドライバと1 個のレシーバで構成されます。リンクの受信端に終端抵抗がある代表的な構成を図2 に示します。これはLVDS デバイスの最も一般的なアプリケーションです。ワイヤやパターンの複数のペアを使って、通信チャンネルを増やし、2 ポイント間の合計帯域幅を広げることができます。

アナログ・デバイセズでは、表1 に示すように、1 つ、2 つまたは4 つのLVDS チャンネル用のLVDS ドライバおよびレシーバを揃えています。使用しない出力は開放状態のままにします。

M-LVDS は、同一のトランシーバ・デバイスをドライバ回路（レシーバは無効）とレシーバ回路（ドライバは無効）に使用するポイント間トポロジーに使用することもできます。

マルチドロップ

図3 に示すように、マルチドロップ・バス・トポロジーを使って、1 個のドライバを複数のレシーバに接続することができます。LVDS はポイント間アプリケーション用に設計されているため、マルチドロップ構成では、接続可能なレシーバの数と伝送距離が制限される可能性があります。マルチドロップ・トポロジーにMLVDSを使用することにより、LVDS に比べて長い距離間で最大32 個のノードを駆動することができます。

マルチポイント

複数のデバイスが送受信可能なネットワークでは、マルチポイント・バス・トポロジーを使用することができます。M-LVDS はそのようなマルチポイント・アプリケーション用に設計されており、1 本のバスに最大32 ノードを接続可能です。マルチポイント・バスには、それぞれ図4 と図5 に示すように、半二重と全二重の2つのタイプがあります。半二重バスでは、片方のデバイスが送信可能で、他方のデバイスが受信可能な2 本のワイヤを使用します。全二重バスでは、4 本のワイヤを使用し、あるノードが別の送信中のノードに同時に逆送信することができます（たとえば、マスタによってすべてのノードにブロードキャスト・コマンドが送られた際に、スレーブ・デバイスが応答する）。

マルチポイント・バスに関して検討すべきもう1 つの要素は、バスのアイドル状態です。送信中のデバイスがないと、終端されたバスの差動電圧は0V に近くなります。つまり、入力閾値が対称の標準のレシーバでは、レシーバ出力は不定になります。これは、入力閾値が±50mV のタイプ1 のM-LVDS レシーバに相当します。バスがアイドル状態のときのレシーバの出力状態（出力ロー）を保証するため、タイプ2 のM-LVDS レシーバには、レシーバ入力閾値に+50mV～+150mV のオフセットがあります。

クロック分配のアプリケーション

LVDS などの差動伝送は、回路基板全体にクロック信号を分配するのに最適です。クロック分配のアプリケーションの場合、LVDS の同相ノイズ耐性の利点に加えて、逆相の2 つの信号間の結合により放射エミッションが低減されるという利点が加わります。

マルチドロップ・クロック分配

多くのアプリケーションでは、回路内の複数ノードが1 つのクロック源から供給される場合があります。LVDS を使って1 つのクロック源を複数ノードに分配するシンプルな方法として、図6 に示すマルチドロップ・バス・トポロジーがあります。クロック源のLVDS 出力は、クロックを必要とするさまざまなノードへの短いスタブを備えた1 対の信号パターンに接続されています。

この方法の欠点は、接続可能なノード数が限られることと、スタブによって信号の完全性が低下する（つまり、ジッタが加わる）ことです。スタブ長とインピーダンスは慎重に管理する必要があります。

ポイント間クロック分配

ポイント間リンクを使用することにより、1 つのクロック信号源を、LVDS クロック入力を必要とする1 個のノードに接続することができます。これは、ファンアウト・デバイスとして機能するLVDS バッファを用いることにより、複数ノードへのクロック供給に拡張することができます。この個別の部品は、クロック源からのLVDS クロック出力を受け取り、次いで、このクロック信号をデバイス内の複数のLVDS ドライバに供給し、受信ノードへの複数のポイント間リンクを駆動します。この方法の利点は、クロック信号のタイミングがスタブによる影響を受けずに済むことです。

このようなデバイスの1 例として、ADN4670 クロック分配バッファがあります。このデバイスは、図7 に示すように、2 つのクロック源の1 つを最大10 個の出力に分配できます。これらの出力は、クロック源の選択にも使用されシリアルにプログラム可能なレジスタを用いることにより、イネーブル/ディスエーブル可能です。

どのようなバッファでも、最初のLVDS 出力と最終のLVDS 入力の間に挿入されると、少量のジッタが付加されますが、ADN4670 は付加ジッタが300fs 未満になるように設計されています。10 個の出力の間のスキューは、最大1.1GHz のクロック信号で30ps 未満に保たれています。

M-LVDS を使用したクロック分配

クロック分配のもう1 つの選択肢は、M-LVDS トランシーバを使って、マルチドロップ（またはマルチポイント）トポロジーの最大32 個のノードにクロックを分配することです。タイプ1 のM-LVDS レシーバ（ADN4690E～ADN4693E など）は、レシーバの閾値にオフセットがないため、このようなアプリケーションに適しています（このオフセットはクロック信号のデューティ・サイクル歪みを生じる恐れがあります）。

タイプ1 のレシーバを備えたADN4690E～ADN4693EのM-LVDS トランシーバも、ドライバ出力からのエッジに対し、付加的なスルーレート制限があり、これにより放射エミッションとスタブからの反射の影響がさらに制限されます。

差動伝送とLVDS/M-LVDS

差動伝送は 2 つの相補信号が送信される通信で、受信信号が2 本の信号ラインの電圧差から成ります。LVDSとM-LVDS の両方に使用されるこの形態の通信は、ノイズ耐性に優れ、放射が小さいという2 つの明確な利点があります。

ノイズ耐性が高まるのは、一般にノイズ源が両方の信号ラインに等しく結合し、差動信号に影響を与えないためです。一般的な媒体（より対線ケーブルまたは密接したストリップライン）を使用する場合、2 本の相補信号ライン間の密な結合により、差動伝送からの放射は小さくなります。

定義と出力レベル

LVDS とM-LVDS では、片方の信号ラインが非反転（つまりロジック1 でハイ、ロジック0 でロー）、他方の信号ラインは反転（つまり非反転信号の補完信号）です。2 本の信号ラインの電圧差は差動電圧V_ODと呼ばれます。V_OD は、差動電圧（正または負）の大きさ、つまり|V_OD|の省略表記でもあります。2 本の信号ラインには、それぞれ同相電圧V_OC（オフセット電圧V_OS とも呼ばれる）を中心とした、|V_OD|の最大電圧振幅が存在します。差動電圧は0V を中心に振幅します。標準のLVDS の信号レベル、ならびに差動信号V_OD と同相電圧V_OC を図8 に示します。この図では、V_OUT+が非反転信号で、V_OUT−が反転信号です。

LVDS バスまたはM-LVDS バスの差動電圧は、ドライバの電流源によって生成されます。LVDS の非反転のドライバ出力またはレシーバ入力は通常、＋符号を付けて表記され、反転のドライバ出力またはレシーバ入力は－符号を付けて表記されます。

2 チャンネルLVDS ドライバADN4663 と2 チャンネルLVDS レシーバADN4664 のピン名称を図9 に示します。M-LVDS は、RS-485 の物理層のトランシーバの表記に従い、非反転信号をバスラインA、反転信号をバスラインB、全二重トランシーバのドライバ出力をY とZという名称にしています。

LVDS およびM-LVDS と他の差動伝送の規格の差異は、これらの出力振幅が小さいことです。LVDS とMLVDSの差動出力電圧と同相範囲の仕様を図10 に示します。LVDS の場合、負荷が100Ω のときの出力電圧振幅|V_OD|は、最小250mV、最大450mV です。これにより、低消費電力動作が可能となり、遷移が高速のときの高データレートと小さい出力振幅を実現するので、スルーレートがあまり厳しくなくなります。通常、立上がり時間と立下がり時間は数百ps の範囲であるため、スルーレートは約0.5V/ns～2.5V/ns になります。

複数のドライバ/レシーバやスタブによってインピーダンスの不連続性が増大した際の伝送の堅牢性を向上させるために、M-LVDS はスルーレートを制限したドライバを備えています。つまり、M-LVDS はLVDS に比べてデータレートが低く制限されています。ADN4690E～ADN4697E は、100Mbps または200Mbpsの速度を選択できます。M-LVDS のもう1 つの特性としてドライバ能力が強化されている結果、50Ω 負荷での最小出力電圧振幅|V_OD|が480mV、最大出力電圧振幅が650mV になります（バスの両端を2 本の100Ω 抵抗で終端）。

レシーバの閾値

レシーバの閾値は差動電圧のレベルで、この値を上回ると受信信号がロジック1、下回るとロジック0 と見なされます。LVDS では、正のV_OD が100mV 以上だとロジック1 に相当し、負のV_OD が-100mV 以下だとロジック0 に相当します。

タイプ 1 のM-LVDS レシーバでは、正のV_OD が+50mV以上だとロジック1 に相当し、負のV_OD が-50mV 以下だとロジック0 に相当します。 

これらの閾値の間は遷移領域です。入力信号が閾値の間の電圧レベルに留まると、レシーバ出力はLVDS では不定になり、ハイにもローにもなり得ます。アクティブなLVDS ドライバがレシーバに接続されていないか、または短絡が生じている場合に、この状態が発生する可能性があります。アナログ・デバイセズのLVDS レシーバはフェイルセーフ機能を備えているので、このような場合、レシーバ出力はハイになります。

M-LVDS では、バス上のすべてのノードが送信可能ですが、アクティブなノードがないと、すべてのドライバ出力が無効になります。LVDS と同様、これによりタイプ1 のレシーバの場合、差動出力電圧は不定の領域になります。フェイルセーフ状態を確保するため、M-LVDS では、ロジック・ハイが+150mV 以上、ロジック・ローが+50mV 以下というレシーバの閾値にオフセットを持たせたタイプ2 のレシーバを規定しています。つまり、タイプ2 のMLVDSレシーバのフェイルセーフ出力はロジック・ローです。LVDS レシーバ、タイプ1 のM-LVDS レシーバおよびタイプ2 のM-LVDS レシーバの閾値を図11 に示します。

伝送距離

LVDS とM-LVDS の伝送距離はどちらも、伝送媒体とデータレートの2 つの主な要素によって決まります。所定の伝送距離が実用的かどうかを判断する際の基準は通常、受信ノードで観測されるジッタの大きさです。これはアプリケーションによって決まり、ジッタが5%以下である必要があるアプリケーションもあれば、最大20%のジッタを許容するアプリケーションもあります。

PCB パターンでは、一般に数十cm 程度の距離が許容され、より対線ケーブルでは、LVDS で数m程度、MLVDSで数十m 程度の距離が許容されます。PCB の構造やケーブルのタイプの仕様が異なると、信号に与える影響も異なるので、最大伝送距離に影響します。

データレートが速くなると、伝送距離が大幅に制限されます。1Gbps のLVDS で送信可能なのは、わずか1mの高品質ケーブル間（場合によってはシグナル・コンディショニングを付加）ですが、100Mbps では10m のケーブル間で送信可能です（ケーブルのタイプに依存）。M-LVDS では、ドライバ能力が強化されているため、一般に長いケーブル間で送信可能ですが、数百Mbps のデータレートでは数十Mbps のデータレートよりもケーブルを短くする必要があります。いくつかの代表的なアプリケーションでのLVDS およびM-LVDSのデータレートとケーブル長の一般的な組合せを図12示します。

最大伝送距離に影響を与えるその他の要素として、以下のものがあります。

• トランスミッタの仕様。
• PCB パターン上のビアやケーブルのコネクタなど、伝送媒体の他の要素。
• M-LVDS やマルチドロップLVDS では、バス上のノード数とスタブ長。

TIA/EIA-644（LVDS）とTIA/EIA-899（M-LVDS）では、可能なケーブル長に複数の要素が影響を与えるので、可能であればアプリケーションのケーブル長を対象にしたテストを行うことを推奨します。これにより、受信信号のジッタを測定することができ、所定のケーブルのタイプと長さが実用的かどうかを判断する目安となります。測定はアイ・パターンを使って行うことが可能で、ADN4696E のドライバ出力を図13 に示します。

終端とPCB レイアウト

LVDS やM-LVDS で使用される高速通信リンクは、ケーブルが使用されているかPCB パターンが使用されているかにかかわらず、伝送ラインの理論に照らして検討する必要があります。LVDS やM-LVDS の高データレートでは高速の立上がり時間を必要とします。つまり、信号がドライバからバスの末端に伝達されるため、通信リンクのインピーダンスの不連続点や端点が送信信号に大きな影響を与える可能性があります。信号の劣化を防止するには、通信媒体に沿って制御されたインピーダンスや適切な終端が必要です。

終端抵抗は通信媒体のインピーダンスと一致させる必要があります。LVDS では、この値は通常100Ω です。シンプルなポイント間リンクでは、図14 に示すようにドライバから最も遠いバスの端点を終端しさえすれば十分です。マルチドロップ・バスでは、ドライバがバスの片方の端点に設置されている場合、同じ終端を使用することができます。その他の場合は、バスの両端を終端する必要があります。

M-LVDS では、バスの両端が終端され、ドライバの駆動能力が強化されており、ダブル終端にある程度対応しています（実効負荷は100Ω ではなく50Ω）。

デバイスの中には内部で終端されているものもあります。そのデバイスが終端のためにバス上で間違ったポイントに配置されていたり、バス上にすでに適切な終端がされている場合、この終端を無効にする必要がでてくるかもしれません。LVDS に2 本以上の100Ω 抵抗があるか、またはM-LVDS に3 本以上の100Ω 抵抗があると、バスは過終端状態になります。これにより、信号の振幅が小さくなって反射が増大し、これに伴って、ノイズ耐性の低下、タイミング精度の低下および最大伝送距離の低減が生じます。

制御されたインピーダンス

LVDS リンクとM-LVDS リンクの課題の1 つは、バス両端のインピーダンスが一定になるように制御することです。1 枚のPCB 両端のリンクでは、ビア、差動ペアの各信号間のパターン長のばらつき、トラックの間隔またはトラックのサイズの変化により、インピーダンスの不連続点が容易に生じる恐れがあります。

PCB 上の差動伝送では、通常、2 本の信号パターンを互いに近接して配置し、密に結合させます。つまり、信号が放射を相殺して同相ノイズの影響を抑える共通の領域を持つことになります。ここで生じる1 つの問題は、たとえば、コネクタまで伸ばすためにパターンが離れざるを得ない場合、信号間のインピーダンスに変化が生じます。信号の結合密度を緩和する方が望ましいこともありますが、リンク全体ではトラックの間隔と厚さが一定になるようにします。

PCB パターンの鋭い曲りや一連の折れも、信号品質に影響を与える可能性があります。一般に、PCB パターンの曲りは最小限に抑え、45 度の角度に保つ必要があります（鋭い角ではなく曲線が理想的）。

差動ペアで一方の信号が従うパターンが、他方の信号が従うパターンより長い場合、2 つの信号間にスキューが生じる恐れがあります。パターンを同一の長さにすることは常に可能とは限りませんが、PCB レイアウトではパターン長を一致させるように試みる必要があります。

コネクタは、バス上に生じるインピーダンスの差を最小限に抑えるように選択し、ケーブルやバックプレーンも、可能であればPCB パターンのインピーダンスに一致させます。バックプレーン接続によってバスに大きな容量が加わる可能性があるので、データレートやPCB パターンの距離を小さくすることにより、データ信号の劣化を考慮する必要があるかもしれません。

M-LVDS の高速PCB レイアウトの例を、図15 の全二重ADN469xE ファミリーのM-LVDS トランシーバ向けEVAL-ADN469xEFDEBZ 評価用ボードに示します。A、B、Y、Z のトラック長は一致し、4 層基板レイアウトを使って50Ω のインピーダンスが生成されます。終端抵抗はデバイスのピンに隣接して配置されています。この回路には、テスト・ポイントやジャンパなどのオプション部品が追加されているので、アプリケーション・レイアウトに完全には対応していません。

ジッタ、スキュー、データ・エンコーディング、同期

LVDS やM-LVDS などの高速差動伝送では、正確なタイミングがシステムの性能にとって非常に重要となります。PCB パターンやコネクタ、ケーブル配線はデータ信号やクロック信号の性能を低下させる恐れがあるので、システムのタイミングにも誤差に対する余裕度を持たせる必要があります。つまり、LVDS やMLVDSの通信リンクで最大スループットを実現するためには、入念なタイミング解析が必要となる場合があります。最近のFPGA やプロセッサにもタイミング誤差を補正するための機能が搭載されていますが、ジッタ耐性の大きさの限界が明確に規定されている場合があります。

ジッタの定義

ジッタとは、信号エッジの理想的な時間上の位置を基準にした信号エッジの見かけ上の動きのことです。オシロスコープで周期的な信号を観測すると、エッジは事実上基準ポイントに対して前後に動きます。

ジッタは、信号が生じる時間と信号が本来生じる時間との差である時間間隔誤差（TIE）として、シンプルに定量化することができます。通常、ジッタのソースを特定するため、多数のTIE サンプルを記録してヒストグラムを作成することにより、ランダム・ジッタから限定的なジッタを分離することができます。サンプルが特定の量に制限される場合、全ジッタはピークto ピーク値として定量化できます。ピークto ピーク値は、サンプリング時に観測される最も速いエッジと最も遅いエッジの時間差を意味します。

図 16 に示すように、複数の波形サンプルをオシロスコープのディスプレイ上で重ね合わせると（無限パーシスタンス）、ピークto ピーク・ジッタを視覚的に観察ことができます。遷移を重ね合わせた部分の幅がピークto ピーク・ジッタで、その間のクリアな領域がアイ・パターンと呼ばれます。このアイ・パターンが、レシーバによるサンプリングに使用可能な領域です。

ランダム・ジッタは電気的と熱的の両方のノイズによって生じます。この結果は時間誤差に対するガウス分布であり、この誤差がランダム・ジッタとして発生します。ジッタは制限されず、より多くのサンプルを記録するほど、発生する可能性が大きくなっていきます。

これに比べて、限定的ジッタは制限されます。基板レイアウトやドライバ性能などの固有の要素により、システムにはこのジッタが一定量存在します。周期的ジッタは、限定的なジッタの1 つのタイプで、各サイクルの理想値との時間差を指します。周期的ジッタもピークto ピーク値（観測される最長時間と最短時間の差）として記録されます。

スキューの定義

スキューにはさまざまな定義があり、それらのいくつかは、一般に高速LVDS リンクの設計時に考慮されています。スキューの最も基本的な定義は、差動ペアの2 つの信号の伝播時間の差です。つまり、差動ペアの1つの信号のエッジの遷移が補完信号の遷移と正確に一致しないことを意味します（クロスオーバーが非対称になる）。

差動信号のパルス・スキューとは、ローからハイへの遷移時間（t_PLH）とハイからローへの遷移時間（t_PHL）の差を指します。この結果、デューティ・サイクル歪みが生じます。つまり、ロジック1 またはロジック0に対するビット周期が長くなるか短くなります。パルス・スキューを図17 に示します。青の波形は入力信号に、緑の波形は理想的な出力（ハイからローへの遷移とローからハイへの遷移の伝播時間が一致）に、赤の波形は実際の出力に相当します。ここで、t_PLH とt_PHLの差がパルス・スキューになります。

標準の LVDS アプリケーションには、同期を保つ必要がある複数のデータ・チャンネルがあるので、チャンネル間スキューとデバイス間スキューは最も重要なパラメータと言えます。チャンネル間スキューとは、デバイス内のすべてのチャンネルにおけるローからハイへの最も速い遷移と最も遅い遷移の差、またはハイからローへの最も速い遷移と最も遅い遷移の差（どちらか大きな方）を指します。デバイス間スキューとは、この概念を複数デバイス間のチャンネルに拡張したものです。

複数チャンネル間のスキュー（1 個または複数のデバイス）を図18 に示します。青の波形は入力信号に相当し、4 本の赤の波形は1 個または複数のデバイスの出力チャンネルを含みます。最も速いt_PLH と最も遅いt_PLH の差と最も速いt_PHL と最も遅いt_PHLの差が計算されています。チャンネル間スキューまたはデバイス間スキューは、これらの差の大きい方です（図18 の場合、最速t_PHLと最低速t_PHLの差）。

チャンネル間スキューとデバイス間スキューの両方があると、たとえ送信端で同期している場合でも、受信される並列のデータ・チンャネルは互いに位相がずれます。これにより、複数チャンネル間のサンプリングに問題を生じる恐れがあります。

データ・エンコーディングと同期化

LVDS においてタイミングの問題が発生する原因は高速伝送だけでなく、データ・エンコーディングも要因となります。多くのLVDS アプリケーションでは、帯域幅を拡大するため、複数のパラレルLVDS チャンネルを使ってデータを送信します。トランスミッタは、これらのチャンネルで送信するデータを同期させる必要があり、レシーバは、チャンネル間でデータを同時に受信できるように、適切なポイントで各チャンネルをサンプリングする必要があります。

数チャンネルしか使用しないLVDS アプリケーションでは、一般にシリアル・データを比較的高速で送信します。高速送信では、受信デバイスを入力データ・ストリームに短時間で同期させる必要があります。また、受信デバイスは、各ビットを正確にサンプリングする他に、入力ビット・ストリーム内のデータのフレームを検出する必要があります。

受信デバイスを受信データに同期させるため、データ・チャンネルとともにクロックを送信することができます。これは、ソース同期データ伝送と呼ばれます。データとともにクロックを送信するにはいくつかの方法があります。クロックはパラレル・チャンネルとして送信することが可能で、この場合、クロック周期は1 つのデータビット（シングル・データレート：SDR）または2 つのデータビット（ダブル・データレート：DDR）に相当します。シリアルLVDS 伝送では、フレーム・クロックを送信することもできます。SDR とDDR に対するADC のソース同期のLVDS 出力の例を図19 に示します。

専用クロック・チャンネルの代案は、データにクロックを埋め込むことです。埋込みクロック方式では、一定のビットをデータ・ストリームに挿入することにより、受信ノードがこれらのビットを検出し、入力データと同期が可能になります。

ダイナミック位相調整（DPA）と呼ばれる方法を用いた最近のFPGA で受信すると、チャンネル間スキューとデバイス間スキューを補償することができます。このFPGA は、受信したソース同期クロックの複数の位相を生成し、各データ・チャンネルをサンプリングのために最適なクロック位相に一致させます。

DPA を利用できない場合は、厳しいタイミング管理を行う必要があります。トランスミッタのチャンネル間スキューとサンプリング時間をビット周期から差し引いた後に、ある程度の期間を残しておく必要があります。この期間はレシーバのスキュー・マージンと呼ばれます。トランスミッタのチャンネル間スキューには、送信ノードによるチャンネル間のスキュー、媒体によるスキュー、データに対するクロックのスキューなどがあります。

絶縁

外部インターフェースをロジック回路から絶縁することにより、電子部品の損傷や機能低下を招く不要な電流を防止することができます。図20 に示すガルバニック絶縁は、情報を通しますが電流は阻止します。データ信号と電源の完全な絶縁は、iCoupler^®デジタル絶縁とisoPower^®電源絶縁を使用することによって実現します。

LVDS とM-LVDS の場合に絶縁を施すには、基板間、バックプレーン、PCB の各通信リンクに対して安全な絶縁または機能的な絶縁を行います。

安全な絶縁の1 例として、1 枚または複数枚のプラグイン・カードが高電圧トランジェントに曝される危険があるM-LVDS のバックプレーンを備えたシステムがあります。M-LVDS インターフェースを絶縁することにより、このような危険な状態がシステム内の他の回路に影響を与えないようにすることができます。機能的な絶縁が有効な例として測定機器があります。たとえば、ADC とFPGA の間のLVDS リンクを絶縁することにより、フロート状態のグラウンド・プレーンを形成して測定データの完全性を高め、アプリケーションの他の部分からの干渉を最小限に抑えることができます。

図 21 に示す回路は、絶縁型LVDS インターフェースの実用回路（CFTL）で、LVDS インターフェースの完全な絶縁を実証しています（「参考資料」を参照）。ADuM3442 は、ADN4663 LVDS ドライバへのロジック入力とADN4664 LVDS レシーバからのロジック出力に対してデジタル絶縁を行います。

ADuM5000 を使用した絶縁型電源の提供とともに、工業用および計測用アプリケーションの絶縁型LVDS リンクに関しては、以下を含む多くの取り組みがなされています。

• LVDS ドライバ/レシーバに対するロジック信号の絶縁により、回路のバス側の標準LVDS 通信を確保する。
• 2 個の幅広SOIC デバイスADuM3442 およびADuM5000 を使った高集積絶縁で、標準LVDS デバイスADN4663 およびADN4664 を絶縁する。
• 従来の絶縁（フォトカプラ）に比べて低消費電力である。
• 複数チャンネルを絶縁する。この回路では4 チャンネルの絶縁（この場合、2 つの送信チャンネルと2 つの受信チャンネル）を示しています。
• 高速動作のため、絶縁は最大150Mbps まで機能し、基本的なLVDS の速度要件に対応可能。

図 21 に示す回路では、デュアル・チャンネルLVDS ライン・ドライバとデュアル・チャンネルLVDS レシーバを絶縁しています。これにより、1 枚の基板上で2 つの送信経路と受信経路が確保されることを実証しています。

参考資料

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Watterson, Conal. 2012. Circuit Note CN-0256, “Isolated LVDS Interface Circuit,” (Analog Devices, Inc.)

著者

Dr. Conal Watterson

Conal Wattersonは、アナログ・デバイセズのプリンシパル・マーケティング・エンジニア（博士）です。アイルランド リムリックのファクトリ／プロセス・オートメーション・エンド・マーケット・チームに所属。産業用オートメーション向けのコントローラ／モジュールのシグナル・チェーン／ユニバーサルIO用の新技術、イーサネットの新たなトポロジ、本質的安全に関する要件、サイバー・レジリエンス法に準拠するセキュアな処理などに注力しています。産業用のフィールド・バス・ネットワーク、診断／信頼性、高速シグナリング／アイソレーションに関する多数の論文や記事を執筆。リムリック大学で工学修士号と博士号を取得し、2010年に卒業しました。