高速／高精度の絶縁型DAQで生じるサンプリング・クロックのジッタを算出する

はじめに

データ・アクイジション・システム（以下、DAQ）では、絶縁型のシグナル・チェーンが必要になることがよくあります。絶縁が必要になる理由は、優れた堅牢性と安全性を確保しつつ、高いコモンモード電圧に対応できるようにすることにあります。また、測定誤差を発生させる可能性があるグラウンド・ループを排除することも目的の1つです。システム設計において、アナログ・デバイセズの高速／高精度技術を活用すれば、より高いサンプリング・レートを得るためにDC精度を犠牲にすることなく、高いAC/DC精度を得ることができます。但し、S/N比（SNR）などのAC性能を高く維持するためには、A/Dコンバータ（ADC）のサンプル＆ホールド用スイッチ（以下、S＆Hスイッチ）を制御するサンプリング・クロック信号や変換開始信号のジッタによって生じる誤差について考慮しなければなりません。S＆Hスイッチを制御する信号のジッタは、測定の対象とする信号のレートやサンプル・レートが高くなることに伴い、より支配的な誤差要因になります。

DAQのシグナル・チェーンが絶縁されている場合、S＆Hスイッチを制御する信号は、通常、マルチチャンネルの同期サンプリングを行うためにバックプレーンから入力されます。その際には、ADCのS＆Hスイッチを制御する信号のジッタを小さく抑えられるよう、低ジッタのデジタル・アイソレータを選択することが非常に重要です。LVDS（Low Voltage Differential Signaling）は、高いデータ・レートに対応可能なので、高速／高精度のADCに適したインターフェースだと言えます。また、LVDSを採用した場合、DAQの電源／グラウンド・プレーンに及ぶ外乱も最小限に抑えられます。本稿では、まず、アナログ・デバイセズが提供するLVDS対応デジタル・アイソレータ（以下、LVDSアイソレータ）のジッタ仕様の解釈の仕方について説明します。また、DAQ向けのμModule^®製品「ADAQ23875」といった高速／高精度のデバイスに対するインターフェースを構築する際には、どの仕様が重要な意味を持つのかを明らかにします。本稿で示す内容は、LVDSインターフェースを搭載する他の高速／高精度ADCを使用する場合にも適用できます。更に、本稿では、ADAQ23875とギガビット対応のLVDSアイソレータ「ADN4654」を組み合わせて使用する場合に、S/N比に及ぶ影響を計算する方法も紹介します。

ジッタがサンプリング処理に及ぼす影響

一般に、クロック源の出力には、時間領域の揺らぎであるジッタが含まれます。DAQを設計する際には、クロックにどの程度のジッタが含まれるのかを把握することが重要です。

図1は、現実の発振器の典型的な出力を周波数スペクトルとして示したものです。この図では、1Hzの帯域幅のノイズ電力を周波数の関数として表しています。位相ノイズは、基本周波数f_oにおける発振器の信号振幅に対する、指定した周波数オフセットf_mの位置における1Hz帯域幅のノイズの比として定義されます。

サンプリング処理は、サンプリング・クロックとアナログ入力信号の乗算だと表現することができます。この乗算は時間領域で行われますが、周波数領域で見ると畳み込み（コンボリューション）が行われていることになります。ADCによる変換処理の最中には、サンプリング・クロックのスペクトルと入力信号（ここでは理想的な正弦波と仮定）の畳み込みが行われます。それにより、サンプリング・クロックのジッタあるいは位相ノイズの影響がADCの出力データに及びます。その影響は、FFTスペクトル上では図2のように現れます。

図2. 位相ノイズを含むサンプリング・クロックの影響。理想的な正弦波をサンプリングする場合の例を示しています。

高速／高精度の絶縁型DAQ

高速／高精度の絶縁型DAQの例としては、多相パワー・アナライザが挙げられます。図3に示したのは、その標準的なシステム・アーキテクチャです。ご覧のように、各チャンネルには絶縁を適用しています。また、システムの演算モジュールや制御モジュールとの通信用に共通バックプレーンが用意されています。この例では、面積を小さく抑えられることから、高速／高精度のDAQソリューションとしてADAQ23875を採用しています。そのため、DAQの複数の絶縁チャンネルを小型のフォーム・ファクタに簡単に収められます。結果として、フィールド・テスト向けの携帯型機器の軽量化を図ることが可能になります。DAQの各チャンネルは、メイン・シャーシのバックプレーンから絶縁されています。絶縁には、ギガビット対応のLVDSアイソレータであるADN4654を使用しています。

DAQの各チャンネルを絶縁することにより、入力回路に損傷を与えることなく、コモンモード電圧が大きく異なるセンサーと各チャンネルを直接接続することができます。絶縁型DAQの各チャンネルのグラウンドは、一定の電圧オフセットを維持しながらコモンモード電圧に追随します。DAQのシグナル・チェーンがセンサーに関連するコモンモード電圧に追随できるようにすることにより、入力信号用のコンディショニング回路は、高い入力コモンモード電圧に対応し、下流の回路のためにその高いコモンモード電圧を除去する必要がなくなります。また、絶縁を施すことにより、ユーザに安全性を提供するだけでなく、測定精度に影響を及ぼす可能性のあるグラウンド・ループを排除できるようになります。

パワー・アナライザでは、DAQの全チャンネルで行われるサンプリング処理の同期をとることが非常に重要です。なぜなら、サンプリングされた電圧と、それに対応する時間領域の情報が関連づけられていなければ、その後に行われる計算や分析に影響が及ぶからです。チャンネル間でサンプリング処理の同期をとるために、ADCのサンプリング・クロックは、LVDSアイソレータを介してバックプレーンから供給します。

図3に示した絶縁型DAQのアーキテクチャでは、以下に示すジッタ誤差源が、ADCのS＆Hスイッチを制御するサンプリング・クロックのトータルのジッタに影響を及ぼします。

（1）リファレンス・クロックのジッタ

サンプリング・クロックにジッタを生じさせる1つ目の要因としては、リファレンス・クロックのジッタが挙げられます。リファレンス・クロックは、バックプレーンに差し込まれている高速／高精度の各絶縁型DAQモジュールやその他の測定モジュールに対し、バックプレーンを介して引き渡されます。それだけでなく、FPGAのタイミング・リファレンスとしても機能します。そのため、FPGA内のあらゆるイベント、デジタル・ブロック、PLLなどのタイミング精度は、リファレンス・クロックの精度に左右されます。なお、バックプレーンの存在しないアプリケーションでは、オンボードのクロック発振器をリファレンス・クロック源として使用することがあります。

（2）FPGAからのジッタ

2つ目のジッタ誤差源はFPGAです。つまり、FPGAが原因でサンプリング・クロックにジッタが生じるということです。FPGAの内部には、トリガから実行までのパスがあります。FPGA内のPLLやその他のデジタル・ブロックのジッタの仕様は、システムのトータルのジッタ性能に影響を及ぼします。この点には注意が必要です。

（3）LVDSアイソレータからのジッタ

3つ目のジッタ誤差源は、LVDSアイソレータです。LVDSアイソレータにも付加位相ジッタがあり、システムのトータルのジッタ性能に影響が及びます。

（4）ADCのアパーチャ・ジッタ

4つ目のジッタ誤差源は、ADCのアパーチャ・ジッタです。これはADCに固有のジッタです。その値は、データシートに記載されています。

リファレンス・クロックとFPGAのジッタの仕様は、位相ノイズで規定されます。サンプリング・クロックへのジッタの寄与分を計算するためには、周波数領域の位相ノイズの仕様を時間領域のジッタの仕様に変換する必要があります。

位相ノイズの値からジッタの値を算出する方法

位相ノイズの性質を表す曲線は、アンプの入力における電圧ノイズ・スペクトル密度の曲線に似ています。アンプの電圧ノイズと同様に、発振器でも1/fコーナー周波数は低いことが強く望まれます。通常、発振器では、位相ノイズで規定される性能が重要になります。位相ノイズをADCの性能に関連づけるためには、位相ノイズの値をジッタの値に変換する必要があります。ここでは、図4に示したグラフを最新のADCアプリケーションに関連づける方法を考えましょう。説明をわかりやすくするために、発振器の周波数（サンプリング周波数）を100MHzとした場合の典型的なグラフが図4です。ご覧のように、位相ノイズを表す曲線は、いくつかの線分で近似されています。各線分の端点は、データ・ポイントによって規定されていることに注意してください。

位相ノイズの値と等価なRMSジッタの値を計算するための最初のステップは、対象とする周波数範囲にわたって積分位相ノイズ電力を求めることです。これは、曲線によって決まる面積Aを求めることに相当します。この曲線は、A1～A4の領域に分割されています。そして、各領域は2つのデータ・ポイントによって規定されています。積分範囲の上限周波数は、発振器とADCの入力の間ではフィルタ処理は行われないと仮定し、サンプリング周波数の2倍に設定しています。これは、ADCのサンプリング・クロックの入力帯域幅に相当します。積分範囲の下限周波数を選択する際には、現実的な判断が必要になります。理論的には、真のRMSジッタを求めるためには、積分範囲の下限周波数はできるだけ低く設定する必要があります。ただ、現実の発振器では、一般的にオフセット周波数が10Hzを下回る領域の仕様は規定されていません。とはいえ、それでも十分に正確な計算結果は得られます。例えば、仕様に即して下限周波数を100Hzに設定したとしても、ほとんどの場合、許容できる値を算出できます。仕様に即すことができない場合には、1kHzまたは10kHzのデータ・ポイントを使用してください。また、近接位相ノイズはシステムのスペクトル分解能に影響を与えます。加えて、広帯域ノイズはシステム全体のS/N比に影響を及ぼします。これらについても考慮しなければなりません。おそらく最も賢明な方法は、各領域について積分を実施することにより、各領域のジッタへの寄与分を算出するというものになります。水晶発振器を使用する場合、低い周波数での寄与分は広帯域での寄与分に比べると無視できるレベルであるかもしれません。それ以外の発振器では、低い周波数領域におけるジッタの寄与分が大きくなる可能性があるので、システム全体の周波数分解能に対する重要性を考慮しなければなりません。各領域を対象として積分を実施すると、それぞれの電力比が求められます。そこで、それぞれの電力比を合計し、その結果をdBc単位の値に変換します。積分位相ノイズ電力がわかれば、ラジアンを単位とするRMS位相ジッタは、以下の式で求められます。

また、次式に示すように、2πf_oで除算すると、ラジアン単位のジッタの値を秒単位のジッタの値に変換することができます。

詳細については、「MT-008 Tutorial: Converting Oscillator Phase Noise to Time Jitter（MT-008 チュートリアル：発振器の位相ノイズを時間軸のジッタに変換する方法）」をご覧ください。

リファレンス・クロックのジッタの定量化

通常、高性能のDAQシステムでは、水晶発振器を使用してリファレンス・クロックを生成します。水晶発振器は、他のクロック源と比べて最も優れたジッタ性能を発揮するからです。

通常、水晶発振器のジッタの仕様は、データシートにおいて表1のような形で規定されています。位相ジッタは、リファレンス・クロックのジッタからの寄与分を定量化する際に最も重要な意味を持つ仕様です。通常、位相ジッタは、平均のエッジ位置に対するエッジ位置の偏差として定義されます。

表1. 水晶発振器のデータシートに記載されるジッタの仕様
記号	パラメータ	テストの条件		最小値	標準値	最大値	単位
J_PER	周期ジッタ（rms）	LVDS		—	XXX	—	ピコ秒
		LVPECL		—	XXX	—
		LVCMOS	f_OUT = 125MHz	—	XXX	—
R_J	ランダム・ジッタ（rms）	LVDS		—	XXX	—	ピコ秒
		LVPECL		—	XXX	—
		LVCMOS	f_OUT = 125MHz	—	XXX	—
D_J	デタミニスティック・ジッタ	LVDS		—	XXX	—	ピコ秒
		LVPECL		—	XXX	—
		LVCMOS	f_OUT = 125MHz	—	XXX	—
T_J	トータル・ジッタ	LVDS		—	XXX	—	ピコ秒
		LVPECL		—	XXX	—
		LVCMOS	f_OUT = 125MHz	—	XXX	—
f_JITTER	位相ジッタ（12kHz～20MHz）	LVDS		—	XXX	—	フェムト秒
		LVPECL		—	XXX	—
		LVCMOS	f_OUT = 125MHz	—	XXX	—

同じ水晶発振器でも、製品によっては、ジッタではなく、位相ノイズによって性能が規定されているものもあります。位相ノイズの値は、先述した方法によってジッタの値に変換することが可能です。

FPGAからのジッタの定量化

FPGAにおけるリファレンス・クロックの主な役割は、トリガ信号を供給し、FPGA内でプログラムされている様々な並列イベントを開始させることです。言い換えれば、リファレンス・クロックは、FPGA内のすべてのイベントを指揮する役割を担います。タイミング制御の時間分解能を向上するために、通常、リファレンス・クロックはFPGA内のPLLに引き渡され、より高い周波数信号が生成されます。そうすることで、時間間隔の短いイベントを実現することが可能になります。また、FPGAの内部にはトリガから実行までのパスがあります。そこで、リファレンス・クロックはクロック・バッファ、カウンタ、論理ゲートなどに引き渡されます。絶縁バリアを介してLVDSの変換開始信号をADCに供給するなど、ジッタの影響を受けやすく、繰り返し実施されるイベントを扱うケースは少なくないでしょう。その場合には、FPGAからのジッタの寄与分を定量化し、高速DAQの性能を左右するシステム全体のジッタへの影響を適切に見積もることが重要です。

通常、FPGAのジッタ性能はデータシートに規定されています。また、ほとんどのFPGAのソフトウェア・ツールでは、スタティック・タイミング解析（STA：Static Timing Analysis）の実施結果にもその値が記載されます（図5）。タイミング解析ツールを使用すれば、データパスのソースとデスティネーションからクロックの不確実性を計算し、それらを組み合わせることで、クロックの全不確実性を求めることができます。STAでリファレンス・クロックのジッタの寄与分を自動的に計算するには、それをFPGAプロジェクトの「Input Jitter Constraint」として追加する必要があります。

デジタル・アイソレータからのジッタの定量化

ジッタを表示するための最も基本的な方法は、オシロスコープを無限重ね描きモードに設定し、LVDSの信号ペアを差動でプローブして、立上がりエッジと立下がりエッジの両方でトリガをかけることです。それにより、ハイからローへの遷移と、ローからハイへの遷移が重ね描きされ、クロスオーバー・ポイントの測定が可能になります。このクロスオーバーの幅は、それまでに測定されたピークtoピーク・ジッタあるいは時間間隔誤差（TIE：Time Interval Error）に相当します。図6、図7に、ADN4651を対象として取得したアイ・ダイアグラムと、アイ・ダイアグラムのヒストグラムの例を示しました。ジッタには、ランダムな発生源（熱ノイズなど）によって生じるものがあります。このランダム・ジッタ（RJ：Random Jitter）は、オシロスコープ上に表示されるピークtoピーク・ジッタは実行時間によって制限されるということを表しています（実行時間が長くなるほど、ヒストグラムの裾が広くなります）。

一方、デタミニスティック・ジッタ（DJ：Deterministic Jitter）は、パルス・スキューによるジッタ、データ依存ジッタ（DDJ：Data Dependent Jitter）、シンボル間干渉（ISI：Intersymbol Interference）などから成ります。パルス・スキューは、ハイからロー、ローからハイへの伝搬遅延の差によって発生します。その表示結果は、0Vで2つのエッジが離れ、クロスオーバーがずれている形になります（図7のヒストグラムを見ると、分離していることがわかります）。DDJは、動作周波数にわたり伝搬遅延に差があることによって生じます。それに対し、ISIは以前の遷移周波数が現在の遷移に影響を及ぼすことによって発生します（例えば、エッジのタイミングは、通常、1または0が連続した後と1010のパターンが繰り返された後とでは異なります）。

図8は、トータル・ジッタの内訳を示したものです。これは、与えられたBER（Bit Error Rate）に対するトータル・ジッタ（TJ@BER）を見積もる方法を示しているとも言えます。RJとDJは、測定によって得られたTIEの分布にモデルをフィッティングすることで算出可能です。そうしたモデルの1つに、デュアルディラック・モデルがあります。同モデルは、デュアルディラック・デルタ関数（DJに対応する2つのディラック・デルタ関数）で畳み込みを行ったガウス・ランダム分布を想定したものです。DJが大きい場合のTIE分布は、同モデルを視覚的に近似したものになります。厄介なことに、一部のDJはガウス成分に寄与する可能性があります。このことは、デュアルディラック・モデルでは、DJは小さめに見積もり、RJは大きめに見積もる可能性があるということを意味します。但し、これら2つを合わせれば、TJ@BERを正確に見積もることが可能です。

RJは、モデル化したガウス分布から1σの範囲に含まれるジッタのRMS値として規定されます。つまり、より長いラン・レングス（低いBER）に当てはめるためには、分布の裾の十分に離れたところまで含まれるよう適切に数σを選ぶだけでよいということになります。例えば、BERが1×10^-12の場合には14σを選ぶといった具合です。このRJとDJを加算すれば、TJ@BERを推定することができます。シグナル・チェーンに複数の要素がある場合には、ジッタを大きく見積もる可能性がある複数のTJ値を合算する方法ではなく、RJ値を幾何学的に加算して、DJ値を代数的に加算する方法をとるとよいでしょう。そうすれば、シグナル・チェーン全体に対し、より合理的かつ完全なTJ@BERを推定することが可能になります。

ADN4654では、RJ、DJ、TJ@BERが個別に規定されており、それぞれの最大値が明示されています。この最大値は統計的な分析に基づいたものです。あらゆる電源、温度、プロセスに対する各ジッタの値が保証されています。

図9に示したのは、ADN4654のジッタ仕様です。絶縁型DAQのシグナル・チェーンの場合、付加位相ジッタが最も重要なジッタ仕様となります。付加位相ジッタは、他のジッタと共にADCのアパーチャ・ジッタに加算され、サンプル時間が不正確になる原因になります。

ADCのアパーチャ・ジッタの定量化

アパーチャ・ジッタはADCに固有のものです。入力信号に依存してアパーチャ時間が変動することを指し、サンプル間のばらつきとして表面化します。このばらつきは、スイッチがオープンになる瞬間に生じます。アパーチャの不確実性とも呼ばれ、通常はピコ秒のRMS値を単位として測定されます。

図10、図11に示すように、ADCのアパーチャ遅延時間は、ADCの入力を基準とし、入力バッファによるアナログ伝搬遅延t_a、スイッチ・ドライバによるデジタル遅延t_ddの影響によって生じます。ADCの入力を基準とすると、アパーチャ時間t _a'は、フロント・エンド・バッファのアナログ伝搬遅延t_daとスイッチ・ドライバによるデジタル遅延t_ddの時間差に、アパーチャ時間の1/2であるt_a/2を加えたものとして定義できます。

ADAQ23875の場合、アパーチャ・ジッタはわずか0.25ピコ秒rms程度です（図12）。但し、この仕様値は設計保証であり、出荷時には検査されていません。

サンプリング・クロックのトータル・ジッタ

図3に示した4つのジッタ誤差源からの寄与分を定量化したら、S＆Hスイッチを制御する信号（クロック）のトータル・ジッタ性能を算出できます。それには、次式に示すように、4つのジッタの2乗和平方根（RSS）をとります。

一方、STAを使用する場合には、以下のような簡略化した式を使用できます。

サンプリング・クロックのジッタがS/N比に及ぼす影響

ここまでで、S＆Hスイッチを制御する信号のトータル・ジッタを定量化することができました。続いては、そのジッタがDAQのシグナル・チェーンのS/N比に及ぼす影響を定量化しましょう。

図13は、サンプリング・クロックのジッタによって生じる誤差について示したものです。

サンプリング・クロックのジッタが理想的なADCのS/N比に及ぼす影響は、以下に示す簡単な分析によって推定することができます。

まず、次式で与えられる入力信号を想定します。

この信号の変化率は次式で与えられます。

dv/dtのRMS値は、振幅2πfV_oを√2で割ることで得られます。ここで、電圧誤差のRMS値をΔV_rms、アパーチャ・ジッタt_jのRMS値をΔtとします。とすると、次式が得られます。

これをΔV_rmsについて解くと、次式が得られます。

フルスケールの入力正弦波のRMS値はV_o/√2です。したがって、ノイズのRMS値に対する信号のRMS値の比（dB単位）は、次式のように周波数の関数になります。

この式は、分解能が無限のADCを想定したものですが、アパーチャ・ジッタがS/N比を決める唯一の要因となっています。この式に具体的な値を与えてプロットしたものが図14です。これを見ると、特に入出力周波数が高い場合には、アパーチャ・ジッタとサンプリング・クロックのジッタがS/N比と有効ビット数（ENOB）に深刻な影響を及ぼすことがわかります。

図14. ADCの理論S/N比とENOBにジッタが及ぼす影響。アナログ入力信号（フルスケールの正弦波）の周波数との関係を示しています。

サンプリング・クロックのジッタがADAQ23875/ADN4654のS/N比に及ぼす影響

ADAQ23875のアパーチャ・ジッタは250フェムト秒rms（標準値）です。一方、ADN4654の付加位相ジッタは387フェムト秒rms（f_OUTが1MHzの場合）です。もちろん、これらはリファレンス・クロックとFPGAのジッタの寄与分を考慮した値ではありません。

上記のADCとアイソレータのジッタ仕様から、次式によってトータルのRMSジッタを計算することができます。

図15、図16は、この高速／高精度の絶縁型DAQの最大S/N比とENOBの計算値を示したものです。S/N比とENOBは、入力周波数が高くなるに連れて低下します。図14に示した理論的なS/N比のプロットと同様の結果が得られています。

まとめ

JADCのS＆Hスイッチを制御する信号（クロック）のジッタは、高速／高精度DAQのシグナル・チェーンのS/N比に影響を及ぼします。クロックのシグナル・チェーンを構成する様々なコンポーネントを選択する際には、トータルのジッタに影響を及ぼす誤差源について理解しておくことが重要です。

DAQのシグナル・チェーンをバックプレーンから絶縁する必要がある場合、最適なS/N比を維持するためには、付加ジッタの小さいデジタル・アイソレータを選択することが非常に重要です。そのような場合には、アナログ・デバイセズが提供する低ジッタのLVDSアイソレータ製品を選択することをお勧めします。そうすれば、絶縁型のシグナル・チェーンのアーキテクチャにおいて高いS/N比を得ることができます。

リファレンス・クロックは、サンプリング・クロックにジッタをもたらす第一の要因になります。したがって、優れた性能の絶縁型DAQを実現するには、ジッタの小さいリファレンス・クロックを使用することが重要です。また、FPGAとリファレンス・クロックの間のパスによって誤差が付加されないように、そのパスのシグナル・インテグリティも十分に確保しなければなりません。