AD9697
新規設計に推奨14 ビット, 1300 MSPS, JESD204B, A/D コンバータ
- 製品モデル
- 2
- 1Ku当たりの価格
- 最低価格：$489.23
製品の詳細
- JESD204B（サブクラス 1）コーディング・シリアル・デジタル出力
- レーン・レート: 最大 16 Gbps
- 1300 MSPS での全電力: 1.01 W
- S/N 比 = 172 MHz で 65.6 dBFS（入力範囲 1.59 Vp-p）
- SFDR = 172.3 MHz で 78 dBFS（入力範囲 1.59 Vp-p）
- ノイズ密度
- −153.9 dBFS/Hz（入力範囲 1.59 Vp-p）
- −155.6 dBFS/Hz（入力範囲 2.04 Vp-p）
- 電源動作電圧: 0.95 V、1.8 V、2.5 V
- ノー・ミス・コード
- 内部 ADC 電圧リファレンス
- フレキシブルな入力範囲
- 1.36 Vp-p ～ 2.04 Vp-p（代表値 1.59 Vp-p）
- 使用可能なアナログ入力フルパワー帯域幅: 2 GHz
- 振幅検出ビットによる効率的な AGC 実装
- 4 個のデジタル・ダウンコンバータ内蔵
- 48 ビット NCO
- プログラマブルなデシメーション・レート
- 差動クロック入力
- SPI 制御
- 2 分周と 4 分周のインテジャー・クロック
- フレキシブルな JESD204B レーン構成
- オンチップ・ディザリングで小信号の直線性を改善
AD9697 は、単一の 14 ビット、1300 MSPS A/D コンバータ（ADC）です。ロー・パワー、小型化、使いやすさを目指して設計されたオンチップ・バッファとサンプル＆ホールド回路を備えたデバイスです。最大で 2 GHz の広帯域幅アナログ信号をダイレクト・サンプリングする通信アプリケーションをサポートできるように設計されています。この ADC 入力の −3 dB 帯域幅は 2 GHz です。AD9697 は、広い入力帯域幅、高サンプリング・レート、優れた直線性、ロー・パワーを小型パッケージで実現できるように最適化されています。
ADC コアはマルチステージの差動パイプライン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。ADC の入力は広帯域幅になっており、サポートされている多様な入力範囲から選択できます。電圧リファレンスを内蔵しているので設計が容易になります。アナログ入力とクロック信号は差動入力です。ADC のデータ出力は内部でクロスバー・マルチプレクサを通して 4 つのデジタル・ダウンコンバータ（DDC）に接続されています。各 DDC は 48 ビット周波数変換器（数値制御発振器（NCO））とデシメーション・フィルタの複数の信号処理段が接続された構成になっています。NCO では最大 16 のプリセット帯域を汎用入出力（GPIO）ピンで選択できるほか、コヒーレントな高速周波数ホッピング・メカニズムを帯域選択に利用できます。DDC モード間の AD9697 の動作はシリアル・ポート・インターフェース（SPI）プログラマブル・プロファイルを介して選択可能です。
AD9697 は DDC ブロックの他に、通信用レシーバー内に自動ゲイン制御（AGC）機能を簡素化する複数の機能を備えています。プログラマブル閾値検出器では、ADC のレジスタ 0x0245 の高速検出コントロール・ビットを使って入力信号電力をモニタリングすることができます。入力信号レベルがプログラマブルな閾値を超えると、高速検出インジケータがハイ・レベルになります。この閾値インジケータは遅延が小さいため、短時間でシステム・ゲインを下げて ADC 入力のオーバーレンジ状態を回避することができます。AD9697 は、高速検出出力に加え、信号モニタリング機能も備えています。信号モニタリング・ブロックは、ADC でデジタル化される信号に関する追加情報を提供します。
サブクラス 1 JESD204B に基づく高速シリアル出力は、DDC の構成と受信ロジック・デバイスの許容レーン・レートに応じて、1 レーン、2 レーン、4 レーンのいずれかのレーン構成にすることができます。マルチデバイス同期は、SYSREF± と SYNCINB± 入力ピンを通してサポートされています。
AD9697 には必要に応じて大幅な省電力を可能にする柔軟なパワーダウン・オプションがあります。これらの機能はすべて 3 線式 SPI か PDWN/STBY ピンを使ってプログラムできます。
AD9697 は 64 ピンの無鉛 LFCSP パッケージを採用し、−40°C ～ +105°C のジャンクション温度（TJ）範囲で仕様規定されています。この製品は 1 つ以上の米国の特許または国際特許によって保護されている可能性があります。
このデータシートでは、複数機能を持つピン、FD/GPIO1 は、全機能を表すピン名で表記するか、あるいは特定の機能のみが該当するところでは FD のようにピンの 1 つの機能で表記しています。
製品のハイライト
- 低消費電力
- 最大16Gbps の JESD204B 対応レーン・レート
- フルパワー帯域幅が広く、最大 2 GHz までの信号の中間周波数（IF）サンプリングに対応
- バッファ入力により、フィルタの設計と実装が容易
- 内蔵の4個の広帯域デシメーション・フィルタとNCOブロックにより、マルチバンド・レシーバーをサポート
- プログラマブルな高速オーバーレンジ検出
- システム温度管理用のオンチップ温度ダイオード
アプリケーション
- 通信
- ダイバーシティ・マルチバンド, マルチモード・デジタル・レシーバー 3G/4G, TD-SCDMA, W-CDMA, GSM, LTE
- 汎用ソフトウェア無線
- 超広帯域衛星レシーバー
- 計測器
- オシロスコープ
- スペクトラム・アナライザ
- ネットワーク・アナライザ
- 統合型 RF テスト・ソリューション
- レーダー
- 電子支援手段（ESM）、電子対抗手段（ECM）、対電子妨害対抗手段（ECCM）
- 高速データ・アクイジション・システム
- DOCSIS 3.0 CMTS アップストリーム・レシーバー・パス
- ファイバ／同軸ハイブリッド型デジタル・リバース・パス・レシーバー
- 広帯域デジタル・プリディストーション
ドキュメント
デバイス・ドライバ 1
| 製品モデル | ピン／パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
|---|---|---|---|
| AD9697BCPZ-1300 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) | ||
| AD9697BCPZRL7-1300 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
デバイス・ドライバ 1
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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ハードウェア・エコシステム
| 製品モデル | 製品ライフサイクル | 詳細 |
|---|---|---|
| クロック生成デバイス 4 | ||
| LTC6951 | 最終販売 | 超低ジッタ VCO内蔵の複数出力 クロック・シンセサイザ |
| LTC6952 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
| HMC7044 | 新規設計に推奨 |
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| AD9528 | 新規設計に推奨 |
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| クロック分配器 （クロック・ディストリビューション） 3 | ||
| LTC6955 | 最終販売 | 超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー |
| LTC6953 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
| HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
ツールおよびシミュレーション
ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
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