ラッチアップを回避可能なCMOSアナログ・スイッチ

はじめに

本稿では、CMOSアナログ・スイッチにおけるラッチアップの発生メカニズム、トリガとなる事象、それによる結果について簡単に説明します。その上で、ラッチアップに対処するための方法をいくつか紹介します。本稿の主な目的は、CMOSアナログ・スイッチで発生するラッチアップについて理解していただくことです。ただ、他の多くのCMOSデバイスでも、ラッチアップは同様の原理によって発生する可能性があります。ラッチアップは、寄生素子がトリガされた結果、電源レールの間に低インピーダンスのパスが形成されることによって発生する現象だと定義することができます。この状態に陥ると、過剰な電流が流れ続けることになり、破壊的な状況に至る可能性があります。また、ラッチアップが発生していた時間が非常に短かったとしても、そのデバイスは破損したり、機能／性能に問題が生じたりするおそれがあります。更に、システム内の他のコンポーネントに潜在的な損傷が生じてしまうかもしれません。ラッチアップは、過剰な電圧スパイクやトランジェント、最大定格を超える電圧、不適切な電源シーケンスなど、複数の要因がトリガとなって発生する可能性があります。

ラッチアップの発生メカニズム

ラッチアップについて理解していただくために、まずは基本的な概念や関連するコンポーネントについて簡単におさらいしておきましょう。上述したように、ラッチアップは寄生素子がトリガされた結果として発生します。ここで言う寄生素子とは、SCR（Silicon Controlled Rectifier：シリコン制御整流子）のことです。SCRは、一般的にはサイリスタと呼ばれることの方が多いかもしれません。サイリスタの構造は図1のようなものになります。4層構造のPNPNデバイスであり、PNPトランジスタとNPNトランジスタをそれぞれ1つ以上接続することによって実現されます。

SCRは、通常はオフになっているタイプのデバイスです。その際には、無視できるレベルの電流しか流れないブロッキング状態になっています。SCRの動作は、順方向にバイアスをかけたダイオードの動作に似ています。ゲートGに制御信号が印加された場合のみ、アノードAからカソードKに電流が流れるというものです。SCRがオフしている状態では、電源間に高インピーダンスのパスが存在していることになります。ゲートが励起されて導通すると、SCRはラッチ状態に移行します。ゲートからの電流がトランジスタQ2のベースに注入され、トランジスタQ1のベース‐エミッタ間の接合部に電流が流れることによって、この状態に移行します。Q1がオンになることで、Q2のベースには更に多くの電流が注入されます。この正帰還にもたらされる条件により、両トランジスタは確実に飽和します。また、各トランジスタを流れる電流によって、他方のトランジスタの飽和状態が確実に維持されます。

ラッチ状態に移行すると、SCR全体としてはゲートを励起したトリガ源には依存しない状態になります。アノードとカソードの間には、低インピーダンスのパスが持続的に存在することになります。この状態になれば、トリガ源が存在し続けている必要はありません。言い換えると、スパイクやグリッチがトリガ源として働くことでも、SCRはラッチ状態になる可能性があるということです。しかも、スパイクやグリッチが収まっても、SCRはオフの状態には戻りません。SCRを流れる電流が十分に大きい限り、ラッチ状態が維持されることになります。但し、保持電流の値I_Hよりも電流を減らすことができれば、SCRはオフの状態に戻ります。図1（b）に示したのは、SCRの電圧‐電流特性です。SCRの導通状態を解除するには、各トランジスタがオフになるまで印加される電圧の値を下げるか、またはSCRを流れる電流をI_Hよりも減らす必要があります。

CMOSアナログ・スイッチの中核となる部分は、PMOSトランジスタとNMOSトランジスタを並列に接続することで実現されます。同スイッチをオン／オフに切り替える制御信号は、通常はドライバを介して印加されます。それらのMOSトランジスタは、すべて単一のダイ上の近い位置に配置されています。そのため、何らかの要因によって励起信号に相当する変動が起こり、寄生素子として存在するSCRが導通状態になる可能性があります。この現象は、あらゆるCMOS回路で起こり得ます。図2は、2つのCMOSトランジスタ（1つはPMOS、1つはNMOS）の構造を断面図によって示したものです。これらを適切な配線によって接続すれば、インバータまたはスイッチを構成できます。図中に示したQ1（縦向きのPNP）とQ2（横向きのNPN）は、ラッチアップの原因となる寄生トランジスタです。

「ADG7xxファミリ」のスイッチやマルチプレクサでは、P型の基板を使用しています。一方、「ADG4xxファミリ」、「ADG5xxファミリ」にはN型の基板が使用されています。図2を基に構造を描き直すと、寄生素子として存在するバイポーラ・トランジスタQ1、Q2によって、SCRの構造が形成されていることがわかります（図3）。

トリガとなる事象

上述したように、CMOSデバイスは、潜在的にラッチアップが起こり得る構造で実現されています。では、ラッチアップは具体的にどのようなことがトリガになって発生するのでしょうか。以下、CMOSアナログ・スイッチを前提とし、原因となる事象について説明します。

• 電源電圧が絶対最大定格を上回る：各アナログ・スイッチ製品のデータシートには、絶対最大定格として、安全に印加できる最大電圧の値が記載されています。その値を上回る電源電圧が印加されると、IC 内の接合部に損傷が生じ、破損に至る可能性があります。また、絶対最大定格に近い条件下でスイッチを動作させると、長期的な信頼性が損なわれるおそれがあります。スイッチに電源を投入したり遮断したりするときを含め、電源電圧は常に絶対最大定格の値を超えないように注意することが重要です。電源レールのトランジェントは、ラッチアップのトリガになる可能性があります。
• 入力ピン／出力ピンの電圧がいずれかの電源レールのレベルを上回り、その差がダイオードの電圧降下の値より大きくなる：この状態は、次のような場合に発生する可能性があります。すなわち、チャンネルまたは入力の障害が原因で、スイッチ（またはシステム内の類似の CMOS コンポーネント）に電源が投入される前に、システムの一部に電力が供給されるケースです。回路内の給電されている部分から他のデバイスに対して信号を送信した際、そのデバイスは印加された電圧レベルに対応できない状態である可能性があります。その結果、デバイスの最大定格を超えるレベルの電圧が加わり、ラッチアップが発生するおそれがあります。繰り返しになりますが、入力／出力チャンネルでスパイクやグリッチが生じると、そのような状態に至る可能性があります。
• 複数の電源の管理が適切に行われていない：複数種の電源を使用するスイッチでは、不適切な電源シーケンスによってラッチアップが生じる可能性が高くなります。一般的なアナログ・スイッチでは、アナログ電源の V_DD と V_SS、デジタル電源の V_L が使用されます。デジタル電源が他の電源よりも先に印加されると、絶対最大定格を超える電圧が生じてデバイスがラッチアップを起こす可能性があります。一般に、外部デジタル電源 V_L を必要とするデバイスについては、電源を投入するときと遮断するときに、最大定格を絶対に超えないよう注意する必要があります。

上記のうちいずれかの事象が発生すると、図1（a）のSCRと等価な構造（寄生素子で構成される）に電流が流れ始め、電源レールの間に低インピーダンスのパスが形成される可能性があります。電源が電流を制限する仕組みを備えていない場合、SCRとスイッチに過剰な電流が流れることになります。その状態が継続すると、スイッチやその他のコンポーネントが破損してしまうかもしれません。電流量が多い場合、ラッチアップの状態が長く続かなくても、そのような問題が生じ得ます。電流が制限されていない場合、非常に短い時間のラッチアップによって恒久的な損傷が生じる可能性があるということです。

保護／防止のための方策

ラッチアップは、CMOS回路においては不可避な事象だというわけではありません。ラッチアップの発生を防ぐ最も簡単な方法は、絶対最大定格の範囲内で使用するというルールを厳守することです。そのルールを守れない可能性がある場合には、ラッチアップを回避するための設計を適用するべきです。

ラッチアップに対する保護、防止の手段はいくつかあります。電源の投入時または動作中に、デジタル入力またはアナログ入力がV_DDを超えてしまう可能性があるとします。その場合、V_DDのラインに直列にダイオードを追加します。そうすると、SCRのトリガであるベース電流が流れなくなるので、ラッチアップを回避することができます。図4に示すのは、デジタル入力がスイッチ（IC#2）の電源のレベルを超える場合の例です。追加されたダイオードは、スイッチのアナログ信号パスに過電圧が印加されないようにする（保護する）役割も果たします。

次は、複数種の電源を使用するスイッチについて考察します。例として、デジタル電源V_Lが他の電源よりも先にデバイスに印加されるケースを考えます。そうすると、絶対最大定格を上回る状態が生じ、ラッチアップの発生に至るおそれがあります。ただ、スイッチICはESD（Electrostatic Discharge）保護用のダイオードを内蔵しており、それがオンになる可能性があります。したがって、図5のようにV_LとV_DDの間にショットキー・ダイオードを追加するだけで、SCRの導通とその後のラッチアップを防ぐことが可能です。この対策は非常にうまく機能します。V_LとV_DDがスイッチに印加される際、V_DDとV_Lの差が必ずダイオードの電圧降下（ショットキー・ダイオードの場合は0.3V）の範囲内にあることが保証されるので、絶対最大定格を超えることはありません。

コストや基板上の実装スペースの制約により、コンポーネントを追加するのが難しいケースもあるでしょう。その場合に推奨される対策は、ラッチアップが発生しないことが保証されたスイッチICを選択することです。CMOSの製造プロセスの中には、図6に示した構造を実現できるものがあります。そうしたプロセスで製造されたスイッチICであれば、ラッチアップは発生しません。このプロセスでは、スイッチのNMOSトランジスタとPMOSトランジスタの間に絶縁酸化膜の層（トレンチ）を設けます。この層は水平方向と垂直方向の両方に形成されるので、各MOSトランジスタの間が完全に絶縁されます。

このような構造であれば、各トランジスタの間にバイポーラ・トランジスタが寄生素子として形成されることはありません。そのため、ラッチアップが発生しないことが保証されたスイッチが得られます。このようなデバイスは「ラッチアッププルーフ（Latch-upproof）である」と表現されます。ラッチアッププルーフとは、どのようなシーケンスで電源が投入されても、ラッチアップが起こり得ないということを意味します。

表1に、アナログ・デバイセズが提供するラッチアッププルーフな製品についてまとめました。デバイスの種類としては、スイッチ、マルチプレクサ、チャンネル・プロテクタを用意しています。いずれもラッチアッププルーフな製品ですが、ご覧のとおり、すべての製品が電源レールの範囲を超える過電圧に対応できるというわけではありません。一方で、ラッチアッププルーフで、なおかつ過電圧／低電圧にも対応可能なマルチプレクサ／チャンネル・プロテクタ製品も存在します。それらの製品は、給電時にはV_SS - 25V～V_DD+ 40V、非給電時には-40V～55Vに耐えることができます。これらの製品は、パワーオン時／パワーオフ時の障害に対処できるように特別に設計されています。また、ラッチアップへの対策として絶縁酸化膜の層も採用しています。

¹1 N：DIP、R/RN：0.15インチのSOIC、RW：0.3インチのSOIC、RS：SSOP、RM：μSOIC、RT：SOT-23 NC：ノーマル・クローズ、NO：ノーマル・オープン

上述したマルチプレクサは、図7に示す構造を採用しています。ご覧のように、Nチャンネル、Pチャンネル、NチャンネルのMOSトランジスタを直列に接続しています。それにより、過電圧や電力損失が生じた際、自身と信号源の両方を保護できるようになっています。過電圧については、-40V～55Vの連続的な入力に耐えることが可能です。アナログ入力／アナログ出力のうち1つの電圧が電源電圧を上回った場合、MOSトランジスタのうち1つがオフに切り替わります。それにより、マルチプレクサの入力（または出力）が切り離された状態になって、電源レールの範囲内に出力がクランプされます。その結果として、マルチプレクサの下流の回路が過電圧によって破損することを回避できます。つまり、マルチプレクサ自身、マルチプレクサによって駆動される回路、マルチプレクサを駆動するセンサー／信号源が保護されるということです。なお、図7は正の過電圧が発生した場合に「ADG438F/ADG439F」がどのような状態になるのかを表しています。障害に対する保護機能は、給電中であるか否かに関係なく働きます。そのため、これらのマルチプレクサは、アナログ入力を保護するための電源シーケンスが適用されることが保証されないアプリケーション（ホット・インサーション・ラック・システムなど）に最適です。

チャンネル・プロテクタは、給電されているか否かにかかわらず、信号のパスの電圧トランジェントから敏感なコンポーネントを保護するために使用します。この種の製品も、障害保護機能を備える上記のマルチプレクサと同様の方法で実現されています。チャンネル・プロテクタは、給電時には常にオンの状態になります。障害が発生した場合には、図8に示すように、電源レールの範囲内に出力をクランプします。

通常、チャンネル・プロテクタは標準的なCMOSプロセスで製造されたデバイスの前段に配置されます。つまり、そのデバイスからの信号のパスと直列に接続されます。それにより、システム内のコンポーネントが損傷することを回避し、潜在的な障害に耐えられるようにします。給電されているか否かに関わらず潜在的な障害からチャンネルを保護するためには、チャンネルと電源の間にダイオードと電流制限抵抗を接続する方法が一般的に用いられています。これも効果的なソリューションですが、チャンネルごとに3つのコンポーネントを追加しなければならず、基板上の実装スペースが問題になることがあります。チャンネル・プロテクタは単一の小さなパッケージに収容されたよりシンプルなソリューションです。そのため、実装スペースを節約しつつ、ダイオード／抵抗を使用する方法と同等の効果を得ることができます。

例えば、チャンネル・プロテクタをA/Dコンバータ、スイッチ、マルチプレクサなどと組み合わせて使用したとします。その場合、過電圧／低電圧に加え、システムに電源が投入されていない場合の障害に対しても、すべてのチャンネルを確実に保護することができます。表1に挙げたチャンネル・プロテクタは、-40V～40Vの連続的な入力電圧に耐えることが可能です。チャンネルの保護機能は、給電されているか否かに関わらず働きます。そのため、チャンネル・プロテクタは、アナログ入力を保護するための電源シーケンスが適用されることが保証されないアプリケーション（ホット・インサーション・ラック・システムなど）に最適です。

まとめ

ラッチアップが起きても構わないアプリケーションは存在しません。したがって、ラッチアップが発生する可能性を認識する、ラッチアップについて理解する、ラッチアップから回路を保護する、ラッチアップの発生を防ぐための対策を講じるといったことが重要になります。適切な考察に基づいて適切な対策／コンポーネントを採用すれば、ラッチアッププルーフなシステムを構築することができます。もちろん、ダイオードなどのディスクリート部品を使用したソリューションを適用する方法も有効です。しかし、多くの場合、ラッチアッププルーフなスイッチ、障害保護機能を備えるマルチプレクサ、チャンネル・プロテクタなどを採用した方がより良い結果が得られるはずです。なぜなら、それらの製品は、よりシンプルかつコンパクトで、汎用性の高いソリューションだからです。ラッチアッププルーフなデバイスを利用すれば、現場において問題に遭遇することが少ない堅牢なシステムを構築できる可能性が高まります。

著者

Catherine Redmond

Catherine Redmondは、アナログ・デバイセズ（アイルランド　リムリック）のアプリケーション・エンジニアです。2005年の入社以来、自動試験装置（ATE：Automatic Test Equipment）で使用されるような高精度のD/Aコンバータを担当。それを通し、産業分野で豊富な経験を培ってきました。現在は、フロント・エンドIC「ADAS1000」をベースとした心電計用のアプリケーションなど、主に高精度のA/Dコンバータに関する業務に携わっています。コーク工科大学で電子工学の学士号を取得しました。