高精度の SPI スイッチにより、チャンネル密度を高める

概要

システムの中には、各種のテストに使用される計測器など、高いチャンネル密度を必要とするものがあります。そのようなシステムを設計する場合、通常は数多くのスイッチを基板に実装しなければなりません。その際、パラレル・インターフェースによって制御するスイッチ（以下、パラレル・スイッチ）を使用したとします。すると、基板面積のかなりの部分が、スイッチの制御に使用するロジック信号線、GPIO 制御信号の生成に必要なシリアル‐パラレル・コンバータ（以下、S/P コンバータ）によって占有されてしまうことになります。このような設計上の課題を解決するために、アナログ・デバイセズは新世代のスイッチ IC を提供しています。その ICは、SPI（Serial Peripheral Interface）によって高精度のアナログ・スイッチを制御する点を特徴とします。本稿では、この IC を SPI スイッチと呼ぶことにします。以下では、この SPI スイッチのアーキテクチャについて説明します。また、SPI スイッチを使用することにより、パラレル・スイッチを使用する場合と比べてどのくらいチャンネル密度が増加するのかを明らかにします。このSPI スイッチは、アナログ・デバイセズの革新的なコパッケージング・プロセスを採用しています。この技術により、SPI 信号をパラレル信号に変換する新たなチップ（ダイ）と、既存の高性能アナログ・スイッチのチップ（ダイ）を統合しています。その結果、高精度スイッチの性能を低下させることなく、基板面積を削減することが可能になっています。

多くの場合、テストに使用する装置のチャンネル数を最大化するのは非常に重要なことです。それにより、多くのデバイスを並列でテストできるようになるからです。結果として、テスト時間とコストを削減することが可能になります。チャンネルを増加させるうえでは、スイッチが重要な要素になります。スイッチを活用することにより、テスターにおいてリソースを共有し、複数のDUT（被測定デバイス）に対応することが可能になるからです。ただし、パラレル・スイッチの数を増やすと、それを制御するための制御信号線も増加します。その結果、基板上の実装スペースが多く費やされ、チャンネル密度がかなり制限されてしまいます。

このような状況で SPI スイッチを使用すれば、サイズとチャンネル数の面で大きなメリットを得ることができます。複数の SPI スイッチをデイジーチェーン接続することができるため、従来のソリューションに比べて、必要なデジタル信号線の数を大幅に削減することが可能になるからです。

本稿では、まずチャンネル数を最大化したい場合に直面する課題について詳細に説明します。続いて、従来使われているスイッチの制御方法が抱える欠点について述べます。そのうえで、SPI スイッチが提供するソリューションを示します。さらに、アナログ・デバイセズが提供する SPI スイッチ製品を紹介します。当社の SPI 製品群では、クラス最高の性能を備える高精度のアナログ・スイッチが使われています。

チャンネル数の最大化に向けた課題

チャンネル数の最大化を主目的としてモジュールを開発するケースがあります。その場合、基板上の実装スペースをいかに削減するかということが大きな課題になります。システムにおいて、チャンネル数を増やすうえではスイッチが重要な要素となります。しかし、スイッチの数が増えると、スイッチ本体だけでなく、ロジック制御信号線、その信号を生成するためのデバイスによって、基板上のスペースが大きく費やされてしまいます。最終的に得られるチャンネル数は、スイッチの制御に必要な要素によって制限されることになります。

パラレル・スイッチによる従来のソリューション

チャンネル密度を高めるための最も一般的なソリューションは、パラレル・スイッチを使用することです。つまり、パラレル形式のロジック信号によってスイッチを制御するということになります。ただ、それには標準的なマイクロコントローラでは供給できないくらいの数の GPIO信号が必要です。そのため、GPIO 信号を生成するためのソリューションとして、S/P コンバータが使用されることになります。この種のデバイスは、I²C や SPI などのシリアル・プロトコルに対応するように構成されます。そのうえで、パラレル信号を出力します。

アナログ・デバイセズは、クワッド・タイプの SPST（単極単投）スイッチ IC「ADG1412」を提供しています。図 1 に示したのは、同 IC を 8 個使い、6 層基板上に4 × 8 のクロスポイントを構成した場合のレイアウトです。各スイッチは、コントローラを搭載した基板からのシリアル信号線と 2 個の S/P コンバータによって制御されます。それぞれのコンバータは、8 個のスイッチ ICに分配される 16 本の GPIO 信号線を供給します。図 1のレイアウトには、デバイスのフットプリント、電源用のデカップリング・コンデンサに加え、デジタル制御信号（灰色）が描かれています。パラレル・スイッチを使用した 4 × 8 のマトリックス・ソリューションが、35.6mm × 19 mm（面積は 676.4 mm²）というサイズで実現されています。

図 1 から明らかなように、このソリューションでは、スイッチ本体だけでなく、S/P コンバータとデジタル制御信号線によって多くの面積が費やされています。このような基板は理想的なものだとは言えません。実際、モジュール内に配置できるスイッチの数が大幅に削減されることになり、システムのチャンネル数に望ましくない影響が及びます。

SPI スイッチによるソリューション

図 2 も、6 層基板にクワッド・タイプの SPST スイッチを 8 個実装し、4 × 8 のクロスポイントを構成した例です。ただし、図 1 の例とは異なり、SPI 制御方式のスイッチ IC「ADGS1412」を使用しています。図 2 には、ICのフットプリント、電源用のデカップリング・コンデンサ、SDO ピン用のプルアップ抵抗が描かれています。

このソリューションでは、スイッチ IC をデイジーチェーン接続します。全てのスイッチ IC は SPI からのチップ・セレクトとシリアル・クロックというデジタル信号線を共有します。そして、まずはデイジーチェーンの最初のデバイスがシリアル・データを受信します。そのデータは、シフト・レジスタのように、チェーン内の全てのスイッチ IC に受け渡されます。このソリューションの場合、実装スペースは 30 mm × 18 mm（面積は 540mm²）となります。

デイジーチェーン方式で SPI スイッチを使用することにより、図 1 の例で S/P コンバータとデジタル信号線によって費やされていたスペースが大幅に削減されます。同じ数のスイッチ IC を使って同じ構成をとっていますが、図 1 と比べて全体の基板面積が 20% 削減されています。これにより、チャンネル密度が大幅に高まります。また、システムのプラットフォームも簡素化されます。基板上のスイッチの数が増えると、それに伴ってスペースの削減幅が大きくなります。そのため、数百個のスイッチを実装した基板では、スペースの削減幅が 50% を超えることもあります。

ここで示した例から、SPI スイッチを使用することで、小さな面積により多くのスイッチを実装できることがわかります。スイッチ用に許容される面積が決まっている場合、S/P コンバータを使う従来のソリューションに比べて、より多くのチャンネルを設けることができます。