あらゆるデバイスは、それぞれを特徴づける各種の特性を備えています。それらの中でも、特に把握することが困難なのがノイズ特性です。また、ノイズに対処するための設計は、特に難易度の高い作業になります。そのため、開発の現場では、伝聞を基に作成されたルールを使って設計が行われていたり、試行錯誤で作業が進められたりすることが少なくありません。本稿では、高速D/Aコンバータ（DAC）の位相ノイズをテーマとして取り上げます。具体的には、位相ノイズを抑えるための設計手法について定量的に理解できるよう解説を行います。位相ノイズに関する要件に対し、最初から過不足のない適切な設計を行うための方法論を示すことを目標とします。
ゼロから設計を開始する場合、当初DACは理想的な回路ブロックとして扱われます。しかし、現実のDACにはいくらかのノイズが伴います。DACの内部でノイズが生成されることもあれば、外部のノイズ源からDACにノイズが混入することもあります。外部からのノイズは、DACの任意の接続個所を介して混入します。ノイズの混入個所は、大きく電源、クロック、デジタル・インターフェースの3つに分けられます（図1）。以下では、各混入個所について個々に解説し、それぞれの重要度を明らかにします。
これらが位相ノイズの原因になります。
デジタル・インターフェース
まず、最も簡単に対処が可能なデジタル・インターフェースについて説明します。DAC のデジタル I /O では、サンプル・データを受信します。それを最終的にアナログ信号に変換して出力するのがDACの主機能です。よく知られているように、受信する信号には多くのノイズが含まれています。その様子は、アイダイアグラムによって確認することができます。また、受信に使用するデジタル回路もノイズの発生源となります。ただ、これらについては次のような疑問が生じます。それは、「信号のノイズや回路が生成するノイズの全てが、DAC内部のあらゆる部分に混入し、位相ノイズとして現れる可能性があるのだろうか」というものです。もちろん、デジタル・インターフェースは他の種類のノイズも生成する可能性がありますが、ここでは位相ノイズに注目します。
I/O が問題になるのかどうかを確認するために、高速 DAC「AD9162」を例にとり、デジタル・インターフェースを使用した場合と使用しない場合の位相ノイズを比較しました（図2）。デジタル・インターフェースを使用しない場合、AD9162をNCO（数値制御型発振器）モードで使用することによって内部で波形が生成されます。この時、AD9162は事実上DDS（Direct Digital Synthesizer）発生器として機能します。
インターポレーション比を変更した場合の結果を比較しています。
図2に示したように、デジタル・インターフェースを使用するとピークが現れます。また、インターフェースの設定の違いによりピークの位置は移動します。ここで注目すべきことは、各モードに対応するノイズと曲線が全て重なり合っている点です。つまり、この製品ラインでは、デジタル・インターフェースは問題にはなりません。ただし、システムの要件によっては、スプリアスに対処しなければならない可能性があります。デジタル・インターフェースがあまり問題にはならないことがわかったところで、次はクロックに話を進めます。
クロック
クロックは、DACの位相ノイズの最も大きな発生源となります。DACでは、クロック（DACクロック） によって、次のサンプルを送信するタイミングが決まります。したがって、その位相（またはタイミング）に関する全てのノイズは、出力の位相ノイズに直接影響を及ぼします（図3）。ここでの動作は、連続する各離散値の間で矩形関数による乗算が行われると見なすことができます。その乗算のタイミングはクロックによって定義されます。また、周波数領域において、乗算は畳み込みに相当します。その結果、対象とするスペクトルには、クロックの位相ノイズに応じたノイズが生じます（図4）。ただし、その正確な関係は図を見ただけではわかりません。以下では、その関係を表す式を簡単に導出していきます。
図5に示したのは、時間領域におけるクロックと出力の波形の例です。ここでは、クロックと出力のノイズ振幅（図6の赤色の矢印）の比率を求めます。2つの三角形については、どの辺の長さもわかりません。ただ、2つの三角形における水平の辺の長さは同じです。
斜辺をそれぞれの波形の微分係数とすると、この図から以下の式が得られます。
DACのノイズを左辺に移項して整理すると、次の式が得られます。
DACの出力とクロックは、正弦波かそれに近い波形として考えるのが一般的です。そのため、上の式は次のように簡略化できます（この部分の仮定が当てはまらない場合には、1つ前の式をそのまま使用してください）。
これを整理すると、以下の式が得られます。
それぞれの波形の振幅を基準にすると、ノイズの関係は等しいことに注目してください。このことから、搬送波を基準にすると、式を簡潔にまとめることができます。さらに、対数を使用することで以下の式が得られます。
搬送波を基準とするノイズは、クロック周波数に対する信号周波数の比に応じて増減します。信号周波数が半減するごとにノイズは6dBずつ改善されます。先ほどの図で考えると、下の三角形の鋭角が小さくなり、垂直の辺が短くなるということです。また、クロックの振幅を増加させても、ノイズが同じ振幅で増加するのであれば、位相ノイズは改善しないことにも注意してください。
シミュレーションにより、DACに入力されるクロックに変調をかけると位相ノイズがどのようになるのか確認してみます。図7に、100kHzで位相を少し変調した5GHzのクロックの様子を示しました。また、この図にはDACの出力スペクトルを重ねてプロットしています。出力信号の周波数は、500MHzと1GHzです。これを見ると、各トーンが先述した関係になっていることがわかります。5GHzのクロックと比較すると、500MHzの出力ではノイズが20dB低減していることがわかります。また、500MHzの出力と比較すると、1GHzの出力ではノイズが6dB増加していることもわかります。
クロック出力の位相ノイズ。
500MHz 、1GHz のDAC出力もプロットしています。
適切に制御された有用な実験により、現実のノイズを把握してみます。そのために、クロック発生器を広帯域対応のシンセサイザ「ADF4355」に置き換えてみます。図8は、この新たなクロック・ソースとDACの出力の位相ノイズを示したものです。DACの出力としては、信号周波数がクロック周波数の1/2、1/4にした場合を例にとっています。ここでも、周波数が半減するごとにノイズが6dBずつ低減することを確認できます。この結果については、最良の位相ノイズ性能を得るためのPLLの最適化を実施していないことに注意する必要があります。周波数オフセットが小さい領域では、期待される曲線に対してずれが生じていることに気づいた方もいるでしょう。このずれは、リファレンスが異なることから生じています。
DAC出力の位相ノイズ
もう1つ重要な点として、入力電力とノイズの間には依存関係がないことに注意する必要があります。関係するのは、搬送波とノイズ電力の差だけです。つまり、クロックを単に増幅しても何の効果も得られません。図9は、このことを示しています。唯一の変化は、信号発生器が原因でノイズ・フロアが少し高くなっていることです。この測定結果は、ある範囲内においてのみ有効です。それを超えると、クロックの影響ではなく、クロック受信器のノイズといった他のノイズ源の影響の方が大きくなります。
2×NRZという新たなサンプリング方式についても簡単に触れておきます。これは、クロックの立上がりエッジと立下がりエッジの両方で新しいデータをサンプリングするというものです。「AD9164」シリーズのDACには、この新しいサンプリング・モードが導入されています。サンプリング・モードを変えても、位相ノイズの特性は変わりません。図10は、従来のNRZモードと新たな2×NRZモードを比較したものです。
2×NRZモードではノイズ・フロアがいくらか上昇していますが、位相ノイズの曲線は同様です。この結果は、立上がりエッジと立下がりエッジの両方でノイズ特性が同等であることを前提にしています。実際、ほとんどの発振器は、立上がりエッジと立下がりエッジにおけるノイズ特性は同等です。
従来のNRZモードと2×N R Zモードを比較しています。
電源
もう1つのノイズの混入個所は電源です。チップ上の全ての回路には何らかの方法で電力を供給する必要があります。それにより、ノイズを出力まで伝搬する多数の経路が形成されます。メカニズムの詳細は回路によって異なりますが、以下ではいくつかの可能性を取り上げて説明します。通常、DACの出力は、正電源/負電源のピンからの電流を通すMOSスイッチ付きの電流源で構成されます。図11に示すように、電流源には外部電源から電力が供給されます。また、ノイズは電流の変動として現れます。このノイズはスイッチを通って出力に伝搬する可能性もありますが、それであればベースバンドに直接カップリングするだけです。位相ノイズにまで影響が及ぶのは、このノイズが搬送波周波数に混入した時です。この混入は、スイッチングするMOSFETがバランス・ミキサーとして機能することで生じます。プルアップ用のインダクタも、ノイズの混入経路となります。プルアップ用のインダクタにより、電源レールからのDCバイアスが設定されます。そこに存在するノイズはトランジスタに伝搬することになります。それに伴う変動により、ソース‐ドレイン間の電圧や電流源の負荷といった動作条件が変わります。それにより電流の流れに変化が生じ、RF信号への混入が発生します。一般に、スイッチングによって近くの信号にノイズが混入する可能性がある場合、あらゆる回路が、電源ノイズが位相ノイズとして現れる際の媒体になり得ます。
このように、電源ノイズの混入は、回路とミキシングが複雑に絡み合う現象です。したがって、そうした動作の全てをモデル化するのは容易ではなく、現実的には人手に負える作業ではありません。そこで、他のアナログ・ブロックの特性評価方法を活用して洞察を得ることにします。レギュレータやオペアンプといったICの場合、電源電圧変動除去比（PSRR）が仕様として規定されています。PSRRは、電源の変化に対する負荷の感度を定量化したものです。これを位相ノイズの解析に利用することができます。ただし、実際にはPSRRではなく、PSMR（Power Supply Modulation Ratio: 電源変調比）を使用します。PSRRもベースバンド・アプリケーションで使用するDACには有用ですが、ここでは使用しません。まずはPSMRのデータを取得する方法について説明します。
PSMRを測定するには、対象とする電源レールを変調しなければなりません。そのための一般的な構成を図12に示しました。レギュレータと負荷の間にはカップリング回路を配置しています。これを通過することで、信号発生器によって生成された正弦波信号が重畳されて電源に変調が加わります。ここでカップリング回路の出力をオシロスコープで観測することにより、電源の変調の様子を確認します。一方、DACの出力はスペクトラム・アナライザで取得します。PSMRは、搬送波周辺に現れる変調後のサイドバンド電圧に対する、オシロスコープで観測した電源のAC成分の比率を計算することによって求められます。
カップリングについてはいくつかの方法が考えられます。アナログ・デバイセズのアプリケーション・エンジニアであるRob Reederは、アプリケーション・ノート「MS-2210」の中で、LC（ インダクタ‐ コンデンサ）回路を使用してA/Dコンバータ（ADC）のPSMRを測定する方法について説明しています。その他に、パワー・アンプ、トランス、変調専用の電源を使用する方法もあります。ここではトランスを使用する方法を採用しました。この方法では、信号発生器のソース・インピーダンスを低く抑えるために、巻数比を大きくとるべきです。図14に標準的な測定結果を示しました。
巻数比が1:100の電流検出用トランスと関数発生器を使用して、1.2Vのクロック用電源を500kHzで変調しました。その結果、ピークtoピーク電圧は38mVになりました。DACのクロック・レートは5GSPS（ ギガサンプル/秒）です。この出力により、1GHzの搬送波（フル・スケール）に対し、-35dBmのサイドバンド電力が発生します。電力を電圧に変換し、変調後の電源電圧に対する比率を計算すると、PSMRは-11dBとなります。
1つの条件でデータを取得できるようになったら、次は複数の周波数で掃引を行います。ただし、AD9164には計8つの電源があります。全ての電源を測定するのも1つの方法ですが、最も影響を受けやすい電源であるAVDD12、AVDD25、VDDC12 、VNEG12に対象を絞ることもできます。例えば、SerDes（Serializer/Deserializer）用の電源などは、この解析には無関係なので省いて構いません。複数の周波数と電源に対して掃引を行った結果を図15にまとめました。
最も影響を受けやすい電源レールは、クロック用の電源です。その次は-1.2Vと2.5Vのアナログ電源で、1.2Vのアナログ電源はかなり影響を受けにくいと言えます。1.2Vのアナログ電源としては、適切な配慮さえ行えば、スイッチング・レギュレータを使用しても構いません。それに対し、クロック用の電源については、最適な性能を得るために極めてノイズが小さいLDO（低ドロップアウト）レギュレータを使用する必要があります。
PSMRは、特定の周波数範囲でのみ測定可能です。範囲の下限は、磁気カップリングの低下によって生じます。ここで選択したトランスは、カットオフ周波数がわずか数十kHz程度でした。一方、範囲の上限は、デカップリング・コンデンサによって負荷インピーダンスが低下し、電源レールの駆動が難しくなることによって生じます。機能に影響が及ばないのであれば、一部のコンデンサを取り除いて測定を行うことも可能です。
PSMRを利用する際にはいくつか注意すべきことがあります。PSRRとは異なり、PSMRは波形の電力に依存します。つまり、DACの場合はデジタル・バックオフに依存するということです。波形の振幅が小さいほど、1:1の比率でサイドバンドも小さくなります。しかし、サイドバンドは搬送波に対して一定なので、バックオフによる設計上の効果はありません。もう1つ注意すべきことは、搬送波の周波数に対する依存関係です。搬送波の周波数を横軸にとったグラフを見ると、周波数が高くなるほどさまざまな傾きで直線的にPSMRが低下することがわかります。興味深いことに、影響を受けやすい電源レールほど、その傾きが急峻になります。例えば、クロック用の電源の傾きは-6.4dB/octaveです。それに対し、負のアナログ電源の傾きは-4.5dB/octaveです。また、サンプリング・レートもPSMRに影響を及ぼします。最後に、PSMRによって明らかになるのは、位相ノイズの影響の上限です。振幅ノイズも生成されますが、それと区別はできません。
ノイズに関する要件は多種多様です。したがって、電源についてはいくつかのオプションを検討すべきです。例えば、LDOは実績のあるレギュレータであり、最大限のノイズ性能を達成したい場合には特に有用です。しかし、LDOであればどの製品でもよいというわけではありません。図17において、15002Cの曲線はAD9162の評価用ボードにおける位相ノイズを表しています。DACの出力を3.6GHzに設定し、DACのクロックには4GHzのクロック・ソース（Wenzel製）を使用しました。1kHz～100kHzの安定した位相ノイズの原因は、主にクロック用の電源として使用したLDO「ADP1740」のノイズであると考えられます。このLDOのノイズ・スペクトル密度のグラフと、図16に示したDACのPSMRの測定値を使用することにより、そのノイズの影響を計算し、図17上にプロットすることができます。外挿法を適用しているので正確には一致しませんが、計算によって得られた値はノイズの測定値とほぼ一致します。このことから、クロック用の電源が確かにノイズに影響を及ぼすということがわかります。そこで、電源回路を再設計し、ADP1740の代わりに低ノイズの「ADP1761」を使用するよう変更を加えました。すると、ノイズは確かなオフセットとして最大10dB低減します。その結果、クロックによるノイズの影響を表す曲線（15002D）に近づけることができました。
ノイズはレギュレータに依存して大きく変化するだけでなく、出力コンデンサ、出力電圧、負荷によっても変動する可能性があります。特に、影響を受けやすい電源レールについては、これらの要因を慎重に検討する必要があります。その一方で、システムに対する全体的な要件によっては、必ずしもLDOが必要だというわけではありません。
スイッチング・レギュレータに適切なLCフィルタを組み合わせて電力を供給することも可能です。そうすれば、電源回路の設計を簡素化することができます。LDOの場合と同様に、レギュレータのノイズ・スペクトル密度を基に設計を行います。ただし、LCフィルタを適用する場合、直列共振に対する注意が必要です。過渡的な状態が扱いにくくなるだけでなく、共振周波数の周辺で電圧ゲインが生じ、位相ノイズとともに電源レールのノイズが増加する可能性があります。共振は、回路のQ値を低下させる（回路に損失の大きい要素を追加する）ことによって緩和できます。以下に示す一連の図は、AD9162を使用する場合の別の設計例です。
この設計でも、ADP1740によってクロック用の電源を供給します。ただし、その後段にLCフィルタを配置しています。図18に示したのは、そのフィルタの構成です。インダクタはRLモデル、フィルタ用のメインのコンデンサはRCモデル（C1+R1）を使用して表しています。このフィルタの応答を図19に示しました。赤線で示したのが共振特性です。予想どおり、このフィルタの影響は位相ノイズの応答にはっきりと表れます（図20の青色の曲線）。100kHzの辺りでノイズが安定し、その後急峻に低下しているのはフィルタの影響です。幸い、このLCフィルタは、顕著なピークが生じるほど深刻な問題を抱えているわけではありません。それでも改善の余地はあります。そこで改善方法として採用したのは、もう1つの大きなコンデンサを適切な直列抵抗とともに追加してエネルギーを消費させるというものです。具体的には、22 μ F のコンデンサと100mΩの抵抗を直列に接続した回路を追加することによって、応答のピークがかなり抑えられます（図19の青色の曲線）。その結果として、周波数オフセットが100kHzの辺りの位相ノイズが改善されます（ 図20の黄色の曲線）。
DAC自身の位相ノイズ
最後に、DAC自身が発生する位相ノイズについて触れておきます。AD9164シリーズの位相ノイズは非常に小さく、定量化は困難です。予想される全てのノイズ源からの影響を差し引いて、残ったノイズがDAC自身からのノイズであるということになります。その様子を表したものが図21です。測定値とともに、シミュレーションによって得た位相ノイズの値もプロットしています。両者はかなり一致していることがわかります。一部の周波数範囲では、やはりクロックに依存する位相ノイズが大部分を占めています。
まとめ
本稿で説明したように、DACの位相ノイズに影響を及ぼす要因は多岐にわたります。その事実に圧倒されてしまい、推奨されているソリューションに大人しく従っておこうと考える設計者も少なくないでしょう。しかし、どのような設計においても、その方針は次善の策にしかなりません。RF対応のシグナル・チェーンにおける正確な誤差の見積もりと同様に、位相ノイズの見積もりも設計の過程で利用することができます。つまり、クロック・ソースの位相ノイズ、各電源レールのPSMR、LDOのノイズ性能、DACの設定を基に、各ノイズ源からの影響を計算したり最適化したりすることができます。そうした見積もりの例を図22に示しました。全てのノイズ源について正しく考慮すれば、位相ノイズを解析/ 管理し、シグナル・チェーンを最初から正しく設計することが可能になります。
参考資料
Brad Brannon アプリケーション・ノート AN-756「サンプル化システムに及ぼすクロック位相ノイズとジッタの影響 」Analog Devices、2004年
Rob Reeder 「高速ADCの電源回路設計で考慮すべきこと」Analog Devices、2012年2月
