AN-2065：优化AD9081和AD9082的射频性能

简介

AD9081 和 AD9082 混合信号前端(MxFE^®)器件是许多应用中使用的高性能、高集成度射频数模转换器(DAC)和射频模数转换器(ADC)。

二者都包含四个16位、12 GSPS最大采样率的DAC内核。AD9081包含四个12位、4 GSPS速率ADC内核，而AD9082包含两个12位、6 GSPS速率ADC内核。

这两款器件均有16线24.75 Gbps JESD204C或15.5 Gbps JESD204B收发器端口、片内时钟倍频器和数字信号处理功能，适合多频段RF无线电应用。这两款器件均集成了一个插值器（可旁路）和抽取器，可实现超宽带能力，并提供低延迟环回和跳频模式，适合相控阵雷达系统和电子战干扰器应用。

通过仔细选择巴伦和阻抗匹配，AD9081和AD9082的DAC和ADC具有7.5 GHz的可用带宽。AD9081和AD9082均可利用高达12 GHz的外部时钟直接驱动。

本应用笔记还可用于优化 AD9988、AD9986、AD9207、AD9209 和AD9177的射频和时钟前端。有关这些器件之间主要区别的更多信息，请参阅 UG-1578。

概述

在更高频率下优化DAC/ADC/时钟性能

大多数射频接口设计为50 Ω单端或100 Ω差分。然而，这通常仅适用于较低频率。

AD9081和AD9082 RF DAC、ADC和时钟的工作频率高达6 GHz或更高，硅芯片和层压封装上的寄生效应会导致输入或输出阻抗随频率发生显著变化。

图1中的史密斯圆图显示了AD9081 ADC的差分输入阻抗随频率的变化。图1显示AD9081 ADC的差分输入阻抗从低频时的100 Ω开始，然后在较高频率时绕史密斯圆图盘旋上升。图2显示ADC输入导纳的实部在0到8 GHz范围内从50 Ω变化到250 Ω。

AD9081和AD9082（ADC、DAC和时钟）的所有RF输入/输出(I/O)都可以使用图3所示的简单原理图进行建模。

该模型从芯片上预期的100 Ω差分电阻开始。每个RF I/O都包括芯片上的一些寄生并联电容(C_PAR)，其使阻抗向下旋转到史密斯圆图的左下象限。然后，从硅片到封装BGA引脚的封装走线（TL1、TL2）使阻抗绕着史密斯圆图顺时针旋转，产生类似于图1所示的史密斯圆图。

由于阻抗随频率变化，有必要仔细设计系统印刷电路板(PCB)，使AD9081在特定目标频段发挥理想性能。

AD9081和AD9082的DAC输出阻抗和时钟输入阻抗随频率的变化相似。

如果使用巴伦将差模信号转换为单端（或相反），巴伦阻抗也会随频率变化，这也会显著影响DAC、ADC或时钟性能。巴伦和ADC/DAC阻抗随频率的变化会产生复杂的阻抗匹配问题，若不使用电路仿真器，我们将难以在宽频率范围内优化性能。

ADI公司提供Keysight高级设计系统(ADS)电路仿真器档案，可利用它来优化AD9081和AD9082 DAC、ADC、时钟RF I/O针对特定频段的PCB设计和巴伦选择。实际模型信息包含在Touchstone格式的.sNp文件中，其他电路仿真器也可以使用。

AD9081和AD9082的ADS档案

ADS档案中包含的AD9081和AD9082射频模型（参见图4）可用于设计系统板，以在特定目标频段实现理想性能。ADS档案提供了RF DAC输出、RF ADC输入和时钟输入的RF模型。

对于所有三个RF接口，ADS档案包含以下内容：

• S参数分析，可用于查看封装BGA引脚处3个RF接口的输入/输出阻抗。
• 电路分析，可用于在系统板上仿真和优化不同频率下的性能。

AD9081和AD9082的实际DAC、ADC和时钟模型是一组Touchstone .sNp文件。对于非ADS用户，这些.sNp文件也包含在 AD908x_RF_Models.zip 文件的 AD908x_Sparameter_Models文件夹中。本应用笔记中显示的ADS原理图可用于指导其他电路仿真器中AD9081和AD9082模型的设置和仿真。

数据文件夹 ADS Archive 还包括一个名为 "Balun sparameters"的文件夹。"Balun s-parameters"文件夹包含以下内容：

• 来自Min-Circuits网站的TCM1-83X+（0.01 GHz至8 GHz 1:1）、TCM2-43X+（0.01 GHz至4 GHz 2:1）、MTX2-143+（5.5 GHz至13.5 GHz 2:1）、NCR2-123+（4.7 GHz至12 GHz 2:1）巴伦的S参数。
• 来自Murata的3.2 GHz至6 GHz LDB184G6BAAE047 (1:1)、LDB184G6BAAE048 (2:1)和 LDB184G6BAAE049 (4:1)巴伦的S参数。
• ADI公司对Marki BALH-0009SMG（0.0005 GHz至9 GHz 1:1）巴伦的测量结果。
• Marki BAL-0416SMG（4 GHz至16 GHz 2:1）巴伦的S参数。
• 对于非 ADS 用户，巴伦参数文件夹也可以在AD908x_RF_Models.zip文件中找到。

用户还可以使用任意一组巴伦s参数来对AD9081和AD9082进行性能仿真。

AD9081和AD9082 DAC模型

如图5所示，AD9081 DAC0和DAC3输出的封装走线比DAC1和DAC2输出的封装走线要长。在较高频率下，长度差异影响显著，因此 ADS 档案包含 DAC0/DAC3 和DAC1/DAC2的不同模型。

DAC S参数分析

ADS档案中的DAC_S-parameter_Analysis原理图可用于查看封装BGA引脚处AD9081和AD9082的DAC输出阻抗。图8显示了原理图。通过使能或禁用两个.s4p文件中的一个，用户可以选择DAC0/DAC3输出或DAC1/DAC2输出。原理图中的Term2是DAC电流源所在的片内端口。对于S参数分析，Term2设置为高阻抗。Term1提供封装BGA引脚处的仿真DAC输出阻抗。

对于非ADS用户，AD9081/2_RF_Models.zip文件中包含同样的.s4p文件，任何电路仿真器都可以使用。

图6显示了运行DAC_S-parameter_Analysis仿真的结果。图6表明，同AD9081和AD9082 ADC输入阻抗一样，DAC输出阻抗也随频率显著变化。由于封装走线较短，DAC1和DAC2围绕史密斯圆图的旋转比DAC0和DAC2少。图7显示，同ADC输入一样，DAC输出导纳的实部在低频时接近100 Ω，在3 GHz左右下降到25 Ω附近，然后在更高频率时上升到100 Ω以上。

DAC电路分析

ADS档案中的DAC_Circuit_Analysis原理图（参见图14）可用于仿真和优化特定频率范围内的DAC输出功率。对于此电路分析，理想电流源连接到DAC .s4p模型的P1和P2。

用户选择满量程DAC输出电流(I_OUTFS)、数字回退(dBFS)和DAC工作频率(f_DAC)设置。然后，用户可以通过使能或禁用两个.s4p文件来选择DAC0/DAC3输出或DAC1/DAC2输出。

图14包含DAC输出和巴伦输入之间的PCB走线的两个简化模型。对于理想模型，用户选择PCB走线的差分阻抗(Ω)和走线的电气长度(psec)。这种理想分析可用于分析不同PCB线路阻抗和长度对应的DAC性能。

对于PCB走线的物理模型，用户在MSUB模块中定义PCB的基本信息（电介质厚度、介电常数和金属厚度），然后在MCLIN模块中输入PCB走线的特定信息（线宽、线距和线长）。物理模型可用于仿真不同PCB设计的DAC性能。

在实践中，为使仿真的和测量的DAC输出功率（相对于频率）具有理想一致性，ADI公司发现有必要对PCB走线执行电磁(EM)仿真。

用户可以为其打算使用的特定巴伦选择S参数。只要走线和连接到巴伦单端输出的同轴连接器与50 Ω匹配良好，就没有必要将其纳入DAC电路分析中。

如果用户计划使用AD9081和AD9082 DAC直接驱动另一个差分元件，那么运行DAC电路分析的简单方法是禁用巴伦.s3p文件并使能理想的1:1巴伦。然后可以修改Term1的电阻，以向DAC提供任何所需的差分负载阻抗。

图14中显示的MeasEqn模块中的公式用于计算传送到巴伦输出上50 Ω负载的功率。

DAC代表使用离散和统一时间间隔的连续时域信号，如图9所示。DAC的零阶保持或阶跃响应导致sin(x)/x频率响应如图10所示，其中f_DAC是DAC的工作频率。

图11显示，对于f_DAC = 11.8 GHz，在f_DAC/2 = 5.9 GHz时，Sin(x)/x滚降使DAC输出功率降低大约4 dB。图12显示了在有和没有Sin(x)/x滚降的情况下，AD9081和AD9082 DAC使用典型巴伦的仿真响应。

可以对DAC输出应用反Sinc校正，以部分补偿Sin(x)/x滚降（参见图13）。图14中显示的MeasEqn模块中的InvSinc函数包括典型反sinc滤波器的曲线拟合方程。可以将InvSinc变量添加到ADS数据显示中的仿真PTsinc计算中。AD9081和AD9082内部没有反sinc校正，但可以使用FPGA或专用集成电路(ASIC)在系统层面应用此校正。关于InvSinc校正的进一步讨论，请参阅在更高频率下优化AD9081和AD9082 DAC性能部分。

通过使用低通滤波器和放大器，可以将 AD9081 和 AD9082 DAC 的可用带宽扩展到高于 6.0 GHz 的第二奈奎斯特区。有关更多信息，请参阅在更高频率下优化 AD9081 和AD9082 DAC 性能部分。

ADI评估板上测量和仿真的DAC输出功率

借助系统PCB的准确EM模型和所用巴伦的S参数，可以使用ADS档案中的DAC_Circuit_Analysis原理图（参见图14）来准确预测DAC输出功率与频率的关系。图15、图16和图17显示了使用三种不同市售SMT巴伦的仿真和测量的输出功率。这些仿真是通过PCB板的完整EM仿真完成的，其中包括走线和巴伦输出上的同轴连接器。

测量得出的和建模得出的P_OUT之间的一致性表明，AD9081和AD9082 DAC模型为优化系统板设计以实现所需DAC性能提供了一个有用的工具。

使用AD9081和AD9082 DAC模型优化系统PCB设计

由于AD9081和AD9082封装中的走线较长，DAC0和DAC3的输出阻抗与DAC1和DAC2略有不同。图18显示了使用TCM1-83X+巴伦的两个不同模型的仿真输出功率。由于走线较长，DAC0和DAC3功率发生滚降的频率低于DAC1和DAC2。

图19显示了AD9081和AD9082 DAC0/3的仿真P_OUT与频率的关系，输出端使用理想的1:1和2:1巴伦。2:1巴伦在较低频率时提供更高的输出功率，此时DAC输出阻抗接近100 Ω。但在1 GHz至5 GHz频率范围内，图7显示DAC输出阻抗更接近50 Ω，理想1:1巴伦提供最高输出功率。注：图18和图19中显示的仿真曲线包括由于DAC的阶跃响应而导致的sin(x)/x滚降。

在实践中，ADI公司发现，像Marki BALH-0009和minicircuits TCM1-83X+这样的1:1巴伦可为AD9081和AD9082 DAC提供理想的宽带输出功率。

选择巴伦之后，PCB设计的第二重要的特性是用于将AD9081和AD9082 DAC连接到巴伦输入的差分走线。图20显示了DAC输出和TCM1-83X+巴伦之间使用理想100 Ω和50 Ω差分对的仿真输出功率。由于DAC输出阻抗在2 GHz至4 GHz范围内更接近50Ω，因此50Ω差分PCB走线可在该频率范围内产生理想性能。ADI公司在AD9081和AD9082 PCB上使用了50Ω差分对，以将DAC输出路由到巴伦输入。

除了DAC和巴伦之间的PCB走线的阻抗之外，这些走线的长度还充当DAC输出阻抗与巴伦输入阻抗（二者均随频率而大幅变化）之间的调谐元件。图21显示，对于TCM1-83X+巴伦，较短的50Ω差分对线长可提供理想的3 dB带宽。

优化AD9081和AD9082 DAC输出功率的最后调谐手段是可以在巴伦的输入端口添加一些小的并联调谐电容。如图22所示，仿真表明，在BALH-0009输入端使用小电容可改善4.0 GHz附近的DAC性能。

但是，图23表明，对于TCM1-83X+，巴伦输入端的额外电容导致3 dB带宽小幅降低。EM仿真显示，通过将TCM1-83X+巴伦的GND层从PCB的第2层移动到第3层，可以减少巴伦焊盘的寄生电容，并改善DAC的高频响应。

在更高频率下优化AD9081和AD9082 DAC性能

如DAC电路分析部分中所提到的，AD9081和AD9082 DAC的Sin(x)/x滚降可以通过外部FPGA或ASIC应用反sinc滤波器函数来校正。通过将InvSinc变量添加到DAC_Circuit_Analysis数据集中的PTdBm变量，便可利用所应用的反sinc滤波器仿真预期的P_OUT。

图24显示了使用BALH-0009巴伦测得的AD9081和AD9082 DAC输出功率与频率的关系。反sinc校正将3 dB带宽从4 GHz提高到5 GHz。图25表明，使用LDB184G6BAAE048 Murata 2:1巴伦时，将反sinc函数应用于所测得的P_OUT可提供从2 GHz到6 GHz的相对平坦的响应。

另外还进行了测量，表明可以在第二奈奎斯特区（当f_DAC = 11.8 GHz时，高于5.9 GHz）使用AD9081和AD9082 DAC。图27显示了所使用的测量设置。使用Murata 3.2 GHz至6.0 GHz 2:1巴伦，因为它在5 GHz至6 GHz频率范围内能提供最平坦的频率响应。Mini-Circuits高通滤波器抑制了所有低于6.3 GHz的DAC输出功率。最后， HMC3653 增益模块用于放大6.3 GHz以上的DAC输出信号。

在第二奈奎斯特区测量的和仿真的AD9081和AD9082 DAC输出功率如图26所示。图27中的信号链显示从6.4 GHz到8.3 GHz的功率大于0 dBm。仿真的和测量的频率响应的大致形状符合得非常好。测量数据和仿真数据中的不同峰值和谷值，可能是由于连接各种评估板所使用的电缆长度所致。仿真中未包括这些电缆长度。

图28显示信号链为使用100 MHz 5G FR2矢量的7.5 GHz 256 QAM信号提供EVM = -52.9 dBC。

DAC小结

AD9081和AD9082 DAC的输出阻抗随频率变化显著，因此有必要使用仿真工具进行巴伦选择和PCB设计，以优化其在特定目标频段的性能。ADS档案中的DAC_Circuit_Analysis原理图（参见图14）可用来执行此任务。

优化DAC性能的关键设计参数如下：

• 巴伦选择。
• DAC输出和巴伦输入之间的PCB走线的阻抗。
• DAC输出和巴伦输入之间的PCB走线的长度。
• 巴伦输入端的并联电容。

除了前面列出的项目，还应注意巴伦输出端的任何PCB走线或同轴电缆连接器也应很好地匹配50 Ω。

为使仿真的和测量的AD9081和AD9082 DAC输出功率（相对于频率）实现良好的相关性，有必要对所有PCB走线进行全EM仿真，以考虑所有寄生效应（例如安装焊盘、通孔和同轴电缆连接器）。

借助可用的模型、正确的巴伦选择和PCB的精心优化，可以实现高达4.5 GHz的3 dB带宽。应用外部反sinc校正可将3 dB带宽提升至5.25 GHz。在第二奈奎斯特区使用AD9081和AD9082 DAC时，可以实现高达7.5 GHz的可用带宽。

AD9081和AD9082 ADC模型

AD9081包含四个12位、4 GSPS速率ADC内核，而AD9082包含两个12位、6 GSPS内核。由于这种差异，这两款ADC具有不同的输入阻抗和模型。

ADC S参数分析

ADS档案中的ADC_S-parameter_Analysis原理图（参见图31）可用于查看封装BGA引脚处AD9081和AD9082的ADC输入阻抗。通过使能或禁用两个.s3p文件中的一个，用户可以选择AD9081或AD9082 ADC。.s3p文件的端口3是ADC采样器输入端的高阻抗节点；因此，对于S参数分析，该端口以高阻抗端接。

对于非ADS用户，AD9081/2_RF_Models.zip文件中包含同样的.s3p文件，任何电路仿真器都可以使用。

图29显示了运行ADC S参数分析仿真的结果。AD9081曲线与图1相匹配，但由于AD9082 ADC前端具有更高的片内寄生效应，因此其输入阻抗随频率的变化比AD9081稍大。图30显示，ADC输入导纳的实部在低频时接近100 Ω，在2 GHz到4 GHz之间时下降到50 Ω附近，然后在4 GHz以上时增大。

ADC电路分析

ADS档案中的ADC_Circuit_Analysis原理图（参见图32）可用于仿真和优化特定频率范围内的ADC性能。用户选择所需的输入功率(dBm)，然后像S参数原理图一样，通过使能或禁用两个.s3p文件，用户可以选择AD9081或AD9082 ADC。

.s3p模型的端口3是ADC采样器的输入，因此它以高阻抗端接。

接下来，用户便可为其打算使用的特定巴伦选择S参数。

图32包含巴伦输出和ADC输入之间的PCB走线的两个简化模型。对于理想模型，用户选择PCB走线的差分阻抗(Ω)和走线的电气长度(psec)。这种理想分析可用于分析不同PCB线路阻抗和长度对应的ADC性能。

对于PCB走线的物理模型，用户在MSUB模块中定义PCB的基本信息（电介质厚度、介电常数和金属厚度），然后在MCLIN模块中输入PCB走线的特定信息（线宽、线距和线长）。物理分析可用于仿真不同PCB设计的ADC性能。

在实践中，为使仿真的和测量的ADC频率响应具有很好的一致性，ADI公司发现有必要对PCB走线执行EM仿真。

只要走线和连接到巴伦单端输入的同轴连接器与50 Ω匹配良好，就没有必要将其纳入ADC仿真中。

如果用户计划使用差模信号直接驱动AD9081和AD9082 ADC，那么运行电路分析的简单方法是禁用巴伦.s3p文件并使能理想1:1巴伦。然后可以修改端口2的电阻，以向ADC提供任何所需的差分源阻抗。

图32中显示的MeasEqn模块中的方程式用于检测传送到ADC采样器的电压，并基于0.7375 V峰值(1.475 V p-p)的满量程ADC输入电压将其转换为dBFS值。出于调试目的，ADC采样电压也被转换为功率(dBm)值（假设负载阻抗为100 Ω）。

ADI评估板上测量和仿真的ADC频率响应

借助系统PCB的准确EM模型和所用巴伦的s参数，可以使用图 32 所示的 ADC_Circuit_Analysis 原理图来准确预测AD9081和AD9082 ADC的频率响应。图33和图34显示了使用TCM1-83X+和BALH-0009巴伦的AD9081 ADC的仿真响应和测量响应。这些仿真是通过PCB的完整EM仿真完成的，其中包括走线和巴伦输出上的同轴连接器。

测量得出的和建模得出的P_OUT之间的一致性表明，AD9081和AD9082 ADC模型为优化系统板设计以实现所需ADC性能提供了一个有用的工具。

使用AD9081和AD9082 ADC模型优化系统性能

AD9081和AD9082 ADC的输入阻抗略有不同。图35显示了使用TCM1-83X+巴伦的两个不同模型的仿真频率响应。由于寄生效应略高，AD9082在较高频率下的滚降速度比AD9081稍快。

图36显示了AD9081的仿真ADC响应，其输入端具有理想的1:1和2:1巴伦。根据图30，2:1巴伦在较低和较高频率时提供理想ADC响应，此时ADC输入阻抗接近100 Ω。但在2 GHz至4 GHz频率范围内，ADC阻抗更接近50 Ω，理想1:1巴伦为ADC输入提供更大信号。

根据图36中使用理想巴伦进行的仿真，2:1巴伦为AD9081和AD9082 ADC提供的带宽似乎较好。然而，巴伦阻抗随频率变化显著，巴伦输出和ADC输入之间的PCB走线长度也提供了阻抗变换。基于仿真和测量确定，理想ADC带宽是使用1:1巴伦（例如TCM1-83X+）和100 Ω差分PCB走线获得的。

选择巴伦之后，PCB设计的第二重要的特性是用于将巴伦连接到ADC输入的差分走线。图37显示了ADC输入和TCM1-83X+巴伦之间使用理想100 Ω和50 Ω差分对的仿真ADC响应。图37表明，100 Ω差分对可提供较好的整体性能。考虑到TCM1-83X+是1:1巴伦，此结果出乎意料。巴伦输出阻抗随频率变化显著，AD9081 ADC输入阻抗也是如此。因此，这些阻抗与PCB走线阻抗和长度之间的相互作用是一个复杂的阻抗匹配问题，只能通过电路仿真器来解决。

除了巴伦和ADC之间的PCB走线的阻抗之外，这些走线的长度还充当巴伦输出阻抗和ADC输入阻抗之间的调谐元件。图38显示，对于TCM1-83X+巴伦，较短的100Ω差分对线长可提供理想的3 dB带宽。

优化AD9081和AD9082 ADC响应的最后调谐手段是可以在巴伦的输出端口添加小的并联调谐电容。图39表明，在TCM1-83X+巴伦输入端添加并联电容会降低更高频率下的性能。EM仿真显示，通过将巴伦的GND层从PCB的第2层移动到第3层，可以减少巴伦焊盘的寄生电容，并改善ADC的高频响应。

在更高频率下优化AD9081和AD9082 ADC性能

如图33所示，AD9081 ADC模型以及AD9081和AD9082评估板的EM仿真，提供了仿真的和测量的ADC响应与频率的关系，使用TCM1-83X+巴伦时，3 dB带宽接近7 GHz。为了展示7 GHz以上的ADC性能，ADC重新设计了使用TCM1-83X+的PCB。

对Rev B PCB设计的更改包括：移除巴伦输出和ADC输入之间的一些额外可选SMT元件，并使用图32所示的ADC电路分析原理图来调整连接巴伦到ADC的100 Ω差分对的长度。图40表明，这些设计调整提供的测量的和仿真的AD9082 3 dB带宽大于8.5 GHz。

ADC小结

AD9081和AD9082 ADC的输入阻抗随频率变化显著，因此有必要使用仿真工具进行巴伦选择和PCB设计，以优化ADC 在特定目标频段的响应。 ADS 档案中的 ADC_Circuit_Analysis原理图（参见图32）可用来执行此任务。

优化ADC性能的关键设计参数如下：

• 巴伦选择。
• 巴伦输出和ADC输入之间的PCB走线的阻抗。
• 巴伦输出和ADC输入之间的PCB走线的长度。
• 巴伦输出端的并联电容。

除了前面列出的项目，还应注意巴伦输入端的任何PCB走线或同轴电缆连接器也应很好地匹配50 Ω。

为使仿真的和测量的AD9081和AD9082 ADC频率响应实现良好的相关性，有必要对所有PCB走线进行全EM仿真，以考虑所有寄生效应（例如安装焊盘、通孔和同轴电缆连接器）。

通过适当选择巴伦并精心设计PCB，AD9081和AD9082 ADC可以实现大于7.5 GHz的3 dB带宽。

AD9081和AD9082时钟模型

AD9081和AD9082可由高达12 GHz的外部时钟信号驱动。ADS档案提供了一个模型来帮助优化PCB设计，以尽可能提高特定频率范围内提供给时钟输入的电压。

时钟S参数分析

ADS档案中的时钟s参数分析原理图（参见图43）可用于查看封装BGA引脚处AD9081和AD9082的时钟输入阻抗。TERM2是时钟输入缓冲器的高阻抗节点。因此，对于S参数分析，TERM2以1 MΩ电阻端接。

对于非ADS用户，AD9081/2_RF_Models.zip文件中包含同样的.s4p文件，任何电路仿真器都可以使用。

图41和图42显示了运行CLK_S-parameter_Analysis仿真的结果。图42显示，时钟输入导纳的实部在低频时接近100 Ω， 在3 GHz到6 GHz之间时下降到50 Ω附近，然后在12 GHz时增加到400 Ω。

时钟电路分析

ADS档案中的CLK_Circuit_Analysis原理图（参见图44）可用于仿真和优化特定频率范围内的时钟性能。

.s4p模型的端口3和端口4是时钟缓冲器的输入，二者均以高阻抗端接。为获得理想时钟性能，通过这两个端口传送的电压必须大于1.0 V p-p。

在图44中，用户可以选择不同的巴伦.s3p文件用于电路仿真。

图44所示的原理图还包含巴伦输出和时钟输入之间的PCB走线的两个简化模型。对于理想模型，用户选择PCB走线的差分阻抗(Ω)和走线的电气长度(psec)。这种理想分析可用于分析不同PCB线路阻抗和长度对应的时钟性能。

对于PCB走线的物理模型，用户在图44所示原理图的MSUB模块中定义PCB的基本信息（电介质厚度、介电常数和金属厚度），然后在MCLIN模块中输入PCB走线的特定信息（线宽、线距和线长）。物理模型可用于仿真不同PCB设计的时钟性能。

如果用户计划使用差模信号直接驱动AD9081和AD9082时钟，那么运行ADC分析的简单方法是禁用巴伦.s3p文件并使能理想1:1巴伦。然后可以修改端口2阻抗的电阻，以向时钟提供任何所需的差分源阻抗。

图44所示ADS原理图中的MeasEqn模块中的方程式用于检测传送至时钟缓冲器的峰峰值电压。出于调试目的，时钟电压也被转换为功率(dBm)值（假设负载阻抗为100 Ω）。

使用AD9081和AD9082时钟模型优化系统性能

图45显示了AD9081和AD9082的仿真时钟响应，其输入端具有理想的1:1和2:1巴伦。如图42所示，时钟输入阻抗随频率变化显著。图45显示，2:1巴伦在较低和较高频率时提供理想时钟响应，但在2 GHz至6 GHz频率范围内（图42显示此时时钟阻抗更接近50 Ω），理想1:1巴伦为时钟输入提供的电压最高。

为了在12 GHz的最大时钟速率下获得理想性能，建议AD9081和AD9082使用2:1巴伦。图46提供了以下巴伦对应的仿真V_CLK电压：Marki BAL-0416SMG（4 GHz至16 GHz 2:1）、Mini-Circuits MTX2-143+（5.5 GHz至13.5 GHz 2:1）和NCR2-123+（4.7 GHz至12 GHz 2:1）。

选择巴伦之后，PCB设计的第二重要的特性是用于将巴伦连接到时钟输入的差分走线。图47显示100 Ω差分对向时钟输入提供的电压摆幅大于50 Ω PCB走线。

除了巴伦和时钟输入之间的PCB走线的阻抗之外，这些走线的长度还充当巴伦输出阻抗和时钟输入阻抗之间的调谐元件。图48显示，对于MTX2-143+巴伦，将巴伦连接到时钟输入的100 Ω差分对的长度导致实际传送至时钟缓冲器的电压出现明显的峰值和谷值。因此，必须调整此PCB走线的长度，以在特定目标时钟频率时达到最大值。

对于超过4.5 GHz的高RF时钟频率生成，可以考虑使用宽带频率合成器IC，例如 ADF5610 或 ADF4372 。这些IC具有基频压控振荡器(VCO)模式，分别扩展到7.3 GHz和8.0 GHz，内部时钟倍频器用于合成超出基频VCO限值的输出频率。

图50显示了以12 GHz驱动AD9081和AD9082时钟输入的建议解决方案。ADF4372倍频器输出经过调整，可提供−4 dBm的输出功率。Mini-Circuits NCR2-123+巴伦用于将ADF4372差分输出转换为50 Ω单端，然后由 HMC3653 增益模块放大，并由Knowles B096QC2S 8 GHz至12 GHz带通滤波器进行滤波。最后，第二个NCR2-123+巴伦将滤波器的单端输出转换为差模信号，以驱动AD9081和AD9082时钟输入。可选的2 dB焊盘用于降低各种元器件之间的电压驻波比(VSWR)相互作用。

仿真表明，该信号链可为AD9081和AD9082时钟输入缓冲器提供所需的1.0 V p-p电压（参见图49）。

时钟小结

AD9081和AD9082时钟的输入阻抗随频率变化显著，因此有必要使用仿真工具进行巴伦选择和PCB设计，以优化其在特定目标频段的性能。图43所示的时钟电路分析原理图可用于执行此任务。

优化传送至时钟输入缓冲器的电压的关键设计参数如下：

• 巴伦选择。
• 巴伦输出和时钟输入之间的PCB走线的阻抗。
• 巴伦输出和时钟输入之间的PCB走线的长度。

除了前面列出的项目，还应注意巴伦输入端的任何PCB走线或同轴电缆连接器也应很好地匹配50 Ω。

为了准确预测时钟频率响应，有必要对时钟PCB走线进行全EM仿真，以考虑所有寄生效应（安装焊盘、通孔和同轴电缆连接器）。