CN0432

図2に示す基板は、2個のAD9139シングル・チャンネルTxDAC、ADL5375-05ワイドバンド直交変調器、AD9516-1クロック発生器を使用しています。

AD9139の最大データ・クロック入力（DCI）周波数は最大575MHzです。立上がりエッジと立下がりエッジの両方でキャプチャされたデータは1つのDACに送られるため、1×モードでの最大データ・レートは1150MSPSまで高くすることが可能です。直交データに対応するため、2個のAD9139デバイスを使用してベースバンド・データを生成します。すべてのチャンネルのアナログ出力は、各チャンネルに接続されたローパス・フィルタに送られます。これにより、このリファレンス設計は1150MHzまでの最大複素帯域幅に対応することができます（図3参照）。このような広い範囲では、平坦性が重要です。AD9139には、DACが持つsincロールオフの影響をキャンセルする反転sincフィルタが内蔵されているため、回路全体の平坦性を確保するには、DACの後段に接続するフィルタの平坦性が重要となります。575MHzのDDRクロック周波数は、並列の低電圧差動伝送（LVDS）インターフェースにおいては非常に高い値です。LVDSインターフェースのタイミングは慎重に設計する必要があります。

直交変調器

ADL5375-05は、400MHz～6GHzの出力周波数範囲を備えたブロードバンド直交変調器で、400MHz～6GHzの幅広い周波数範囲をカバーするI/Q変調器としてAD9139とインターフェースします。AD9139の出力とADL5375-05の入力は、0.5Vの同じコモンモード・レベルを共有します。

クロック生成に関する考慮事項

同期条件に関する考慮事項として、DACCLK、同期クロック、および両方のAD9139デバイスのフレーム・クロックが正しく調整されている必要があります。AD9516-1は、必要なクロック分配機能をサポートしていると共に、より高い周波数を生成するために電圧制御発振器（VCO）とフェーズ・ロック・ループ（PLL）を内蔵しています。VCOとPLLを無効化し、AD9516-1をクロック分配モードで動作させると、高速のアライメントでのクロックの位相ノイズは改善します。クロック分配モードでは、分周比= 1および1GHzの出力のとき、10MHzオフセットにおける付加位相ノイズは−147dBc/Hzです。優れた位相ノイズ性能を持つSMA100A（Rohde & Schwartz製）をAD9516-1の入力として使用すると、AD9516-1の出力における全位相ノイズはクロック分配モードでの最小値に近い値になります。

AD9139のマルチチップ同期

QECでは、デュアル・チャンネル間の同期が重要です。DACCLKと同期クロックが対称にレイアウトされている必要があります。更に、DACCLKと同期クロックの位相がセットアップおよびホールド時間のウィンドウに入っていない（keep out window（KOW）とも呼ばれます）ことが必要です。

この同期メカニズムにより、幅広いPVTでのDAC出力におけるマルチ・チャンネル間のミスマッチを、DACの1クロック・サイクル未満の性能まで向上させることができます。このテスト性能を達成するには、以下のガイドラインに従ってください。

1. DACCLK 1とDACCLK 2は、AD9139のピンにおいて十分に調整されている必要があります。DACCLK 1とDACCLK 2のミスマッチは、出力における最終ミスマッチに追加されます。
2. Sync Clock 1とSync Clock 2は十分に調整されている必要があります。Sync Clock 1はDACCLK1に、Sync Clock 2はDACCLK2によってサンプリングされ、リファレンスとして使用されます。
3. DACCLKと同期クロックの相対位相がKOWの範囲に入らないようにする必要があります（図4参照）。

LVDSインターフェースの設計

DCI = 575MHzとすることは、通常、幅広いPVTにわたるLVDSインターフェース設計の課題です。このセクションでは、1つの例を通じてインターフェースの設計と最適化の方法を示します。

図5では、例としてDCI = 491MHzを使用します。AD9139データシートの仕様に基づき、AD9139のピンにおいてDCIとDATAのエッジを正しく調整すると、遅延ロック・ループ（DLL）の位相をゼロに設定したときにKOW（セットアップ時間+ホールド時間）を有効ウィンドウの中央にすることができます。

データの有効マージンは、次式によって定義されます。

幅広いプロセス変動、電圧、温度でデータを正確にサンプリングするためには、T_{DATA VALID MARGIN} > 0にする必要があります。

DCI = 491MHzのとき（図5参照）、

• T_{DATA PERIOD} = 1018 ps
• T_HOLD + T_SETUP = 517 ps
• T_{DATA SKEW} + T_{DATA JITTER}は、PVT全域で501ps未満にする必要があります。これはユーザが実施しなければならない条件です。T_{DATA SKEW}には、LVDSデータ・バスの遅延によるミスマッチ、DCIとDATAバスの間のスキューなどが含まれます。

以下を実施することでインターフェースの設計を最適化できます。

• プリント回路基板（PCB）のパターンを同じ長さで配線し、可能な限り短くします。
• 以下に従ってFPGA（フィールド・プログラマブル・ゲート・アレイ）を最適化します。
  
  • AD9139のピンでDCIとDATAのエッジを十分に調整します。
  • DCIとDATAの間のドリフトは、温度・電圧によらず可能な限り小さくします。
  • DCIとDATAのジッタは可能な限り小さくします。

DLLの位相を掃引することで、AD9139のサンプル誤差検出（SED）機能を使用してDCIとDATAのタイミングの相関をチェックすることもできます。

ローパス・フィルタの設計

試験用のため、このボードでは、フィルタによってAD9139の性能が制約されないように240MHz以下で良好な平坦性と群遅延性能を持つフィルタが設計されています。実際の製品開発においては、フィルタの次数を上げることで帯域外除去性能を向上させることができます。

図6に示すフィルタ回路は、コーナ周波数が900MHzの5次バターワース・フィルタです。このフィルタの応答特性（シミュレーション値）を図7に示します。DC～240MHzの範囲における平坦性のシミュレーション値は±0.1dBです。このフィルタの群遅延（シミュレーション値）を図8に示します。

レイアウトに関する推奨事項

AD9139とADL5375のインターフェース・レイアウトには特に注意を払う必要があります。良好なノイズ性能とスプリアス性能を得るための推奨事項を以下に示します。図9はレイアウトの上面図で、以下の推奨事項に従っています。

• DAC、フィルタ、変調器をPCBの同一面に配置します。
• タイトなフィルタ・レイアウトを採用して、LとCのキープ・アウトのマージンを減らします。
• グランド・プレーンに接地するシャント・コンデンサの容量を3倍にします。
• DACから変調器までの距離を短くします。
• I/Qのすべての差動パターン長を十分に一致させます。
• フィルタの終端対抗を変調器の入力にできるだけ近づけて配置します。
• DAC出力の50Ω抵抗をできるだけDACの近くに配置します。
• LとCは、0402サイズのものを使用します。
• フィルタ回路のパターン幅を広くして、信号損失を減らします。
• DAC出力パターン、フィルタ回路、変調器の出力パターン、およびLO入力パターンのすべてのパターン周囲にビアを配置します。
• 局部発振器（LO）と変調器の出力は、異なる層に配置するか互いを90°の角度に配置してカップリングを防ぎます。

適切なレイアウトの詳細については、www.analog.com/CN0432-DesignSupportの設計サポート・パッケージに含まれるAD9139-DUAL-EBZのPCBレイアウト・データを参照してください。