ADCMP561

製造中

PECLコンパレータ、デュアル高速、16ピンQSOP

データシート (Rev. B)
製品セレクション・テーブル
製品モデル
1
1Ku当たりの価格
最低価格：$3.82
利用上の注意

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ･デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。


本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.G）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。
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製品の詳細

  • 差動のPECL互換出力
  • 700psの入出力間伝播遅延
  • 75psの伝播遅延分散
  • 入力同相電圧範囲：－2.0～＋3.0V
  • 強化された入力保護
  • 差動ラッチ信号による制御
  • ラッチ・プルアップ抵抗を内蔵
  • 85dB以上の電源変動除去比
  • 700psの最小パルス幅
  • 1.5GHzの入力立上がり時間等価帯域幅
  • 500ps（代表値）の出力立上がり／立下がり時間
  • ESD保護：> 4 kV HBM、>200 V MM
  • プログラマブル・ヒステリシス
ADCMP561
PECLコンパレータ、デュアル高速、16ピンQSOP
ADCMP561/ADCMP562 Functional Block Diagram ADCMP561 Pin Configuration
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ドキュメント

データシート 2

製品ハイライト 1

評価用設計ファイル 1

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評価用キット
EVAL-ADCMP561
ADCMP561 Evaluation Board

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