AD9694S

AD9694S-CSLは、14ビット、500MSPSのクワッドA/Dコンバータ（ADC）です。低消費電力、小型、使いやすさを考慮して設計された、オンチップ・バッファとサンプル＆ホールド回路を備えています。最大で1.4GHzの広帯域幅アナログ信号をサンプリングできるように設計されています。AD9694S-CSLは、広い入力帯域幅、高いサンプリング・レート、優れた直線性、低消費電力を小型パッケージで実現できるように最適化されています。

クワッドADCコアは、マルチステージの差動パイプラン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。各ADCの入力は広帯域幅になっており、サポートされている多様な入力範囲から選択できます。また、電圧リファレンスを内蔵しているので設計が容易になります。

アナログ入力とクロック信号は差動入力です。ADCのデータ出力の各ペアは、内部でクロスバー・マルチプレクサを通して2つのデジタル・ダウンコンバータ（DDC）に接続されています。各DDCは48ビット周波数変換器、NCO、最大4つのハーフバンド・デシメーション・フィルタからなる、最大5つの直列接続された信号処理段で構成されています。AD9694S-CSLは、DDCブロックの他に、通信用レシーバー内に自動ゲイン制御（AGC）機能を簡素化する複数の機能を備えています。設定可能な閾値検出器を使うと、ADCの高速検出出力ビットを使って着信信号電力をモニタすることができます。入力信号レベルが設定可能な閾値を超えると、高速検出インジケータがハイ・レベルになります。この閾値インジケータは遅延が小さいため、短時間でシステム・ゲインを下げてADC入力でのオーバーレンジ状態を回避することができます。

中間周波数（IF）レシーバー出力の各ペアは、デシメーション・レシオと受信ロジック・デバイスの許容レーン・レートに応じて、サブクラス1 JESD204Bに基づく高速シリアル出力の1レーンまたは2レーンのいずれかのレーン構成にすることができます。複数デバイスの同期は、SYSREF±、SYNCINB±AB、SYNCINB±CD入力ピンを通じてサポートされています。

AD9694S-CSLには、必要に応じて大幅な省電力を可能にする柔軟なパワーダウン・オプションがあります。これらの機能はすべて、1.8V対応の3線式SPIを使ってプログラムできます。

AD9694S-CSLは鉛フリーの72ピンLFCSPパッケージで提供され、−55°C～+105°Cの周囲温度範囲で仕様規定されています。本製品は1つまたは複数の米国特許または国際特許で保護されています。

アプリケーション

• 地球低軌道および中軌道（LEO/MEO）衛星
• アビオニクス（航空電子機器）
• 通信
• ダイバーシティ・マルチバンドおよびマルチ・モード・デジタル・レシーバー
  • 3G/4G、W-CDMA、GSM、LTE、LTE-A
• 汎用ソフトウェア無線
• 超広帯域衛星レシーバー
• 計測器
• レーダー
• シグナル・インテリジェンス（SIGINT）