AD9690

推荐新设计使用

14位、500 MSPS/1 GSPS JESD204B模数转换器

数据手册 (Rev. B) 产品选型表
产品模型
4
产品技术资料帮助

ADI公司所提供的资料均视为准确、可靠。但本公司不为用户在应用过程中侵犯任何专利权或第三方权利承担任何责任。技术指标的修改不再另行通知。本公司既没有含蓄的允许，也不允许借用ADI公司的专利或专利权的名义。本文出现的商标和注册商标所有权分别属于相应的公司。
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产品详情

  • JESD204B（子类1）编码串行数字输出
  • 500 GSPS时总功耗：1.5 W（默认设置）
  • SFDR = 85 dBFS (340 MHz)，80 dBFS (1 GHz)
  • SNR = 65.3 dBFS（340 MHz，AIN = −1.0 dBFS）；61.4 dBFS (1 GHz)
  • ENOB = 10.8 位(10 MHz)
  • DNL = ±0.5 LSB
  • INL = ±2.5 LSB
  • 噪声密度 = -154 dBFS/Hz (1 GSPS)
  • 直流电源：1.25 V、2.5 V和3.3 V
  • 无失码
  • ADC内部基准电压源
  • 欲了解更多特性，请参考数据手册

AD9690
14位、500 MSPS/1 GSPS JESD204B模数转换器
AD9690 Functional Block Diagram AD9690 Pin Configuration
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参考资料

数据手册 1

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软件资源

Evaluation Software 1

JESD204x Frame Mapping Table Generator

The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.

硬件生态系统

部分模型 产品周期 描述
时钟产生器件 4
LTC6951
最后购买期限 具集成型 VCO 的超低抖动、多输出时钟合成器
LTC6952
最后购买期限 具有 11 个输出并支持 JESD204B / JESD204C 协议的超低抖动、4.5GHz PLL
HMC7044
推荐新设计使用 带JESD204B接口的高性能、3.2 GHz、14路输出抖动衰减器
AD9528
推荐新设计使用 提供14路LVDS/HSTL输出的JESD204B/JESD204C时钟发生器
时钟分配器件 3
LTC6955
最后购买期限 超低抖动 7.5GHz 11 输出扇出缓冲器系列
LTC6953
最后购买期限 具有 11 个输出并支持 JESD204B/JESD204C 协议的超低抖动、4.5GHz 时钟分配器
HMC7043
推荐新设计使用

高性能、3.2 GHz、14输出扇出缓冲器

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工具及仿真模型

IBIS 模型 1

AD9690 AMI Model, Rev. 1.2

打开工具

ADC Companion Transport Layer RTL Code Generator Tool

This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.

打开工具

评估套件

eval board
schematic 1
schematic 2
schematic 3
EVAL-AD9680

AD9680/AD9234/AD9690评估板

立即购买 更多内容

特性和优点

  • AD9680和AD9234的全功能评估板
  • 用于设置和控制的SPI接口
  • 宽带巴伦驱动输入
  • 无需外部电源 采用来自FMC的12 V-1 A和3.3 V-3 A电源
  • VisualAnalog®和SPI控制器软件接口

产品详情

AD9680-1000EBZ/AD9234-1000EBZ/AD9690-1000EBZ评估板用于评估AD9680-100014位、1000MSPS JESD204B、双通道模数转换器/AD9234-100014位、1000 MSPS JESD204B、双通道模数转换器/AD9690-100014位、500 MSPS、1 GSPS JESD204B模数转换器。 本参考设计提供在各种模式和配置下运行该ADC所需的全部支持电路。 它设计为可直接与ADS7-V2EBZ数据捕捉卡进行接口，允许用户下载捕捉的数据用于分析。 Visual Analog软件包用来与器件的硬件部分实现接口，允许用户下载捕获的数据并通过用户友好型图形界面进行分析。 同时，SPI控制器软件包也兼容硬件部分，允许用户使用AD9680/AD9234/AD9690的SPI可编程功能。用户指南wiki提供用于配置器件进行实验室性能评估的文档和说明。

AD9680/AD9234/AD9690数据手册提供了更多有关器件配置和性能的信息，在使用该评估板时应加以参考。 所有文档、Visual Analog软件以及SPI控制器均可在高速ADC评估板页面上找到。 欲了解更多信息，或有任何疑问，请发送电子邮件至highspeed.converters@analog.com。

设备要求

  • 模拟信号源和抗混叠滤波器
  • 采样时钟源
  • 用于FPGA接收器的基准时钟源
  • 运行Windows 7、XP或Vista的PC
  • 建议使用USB 2.0端口（兼容USB 1.1）
  • AD9680-1000EBZ评估板
  • ADS7-V2EBZ基于FPGA的数据采集套件

EVAL-AD9680
AD9680/AD9234/AD9690评估板
AD9680-1250EBZ Evaluation Board - Top View AD9680-1250EBZ Evaluation Board - Bottom View AD9680-1250EBZ Evaluation Board

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