CN0302 実用回路およびリファレンス回路情報

概要

設計リソース
機能と利点

設計リソース

設計／統合ファイル

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Assembly Drawing

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デバイス・ドライバ

コンポーネントのデジタル・インターフェースとを介して通信するために使用されるCコードやFPGAコードなどのソフトウェアです。

ADF4159 Device Driver

機能と利点

RF出力が最大13GHzのPLL
200MHzの周波数ジャンプに対するセトリング・タイムが5μs

製品カテゴリ

RFとマイクロ波
- フェーズ・ロック・ループ（PLL）シンセサイザ & トランスレーション・ループ

マーケット & テクノロジー

使用されている製品

参考資料

アプリケーション・ノート

AN-30: Ask the Applications Engineer - PLL Synthesizers
2004/12/06

PDF

184 kB

チュートリアル

Fundamentals of Phase Locked Loops (PLLs)
2015/02/14

PDF

407 kB
MT-101: Decoupling Techniques
2015/02/14

PDF

954 kB
MT-031: データ・コンバータのグラウンディングと、「AGND」および「DGND」に関する疑問の解消
2009/03/20

PDF

144 kB

リファレンス設計

CN-0302: RF帯域幅が最大13GHzの超高速セトリングPLL
2013/11/01

PDF

208 kB

回路機能とその特長

図1に示すPLL回路は13GHzのフラクショナルNシンセサイザ、広帯域アクティブ・ループ・フィルタ、およびVCOを使用し、200MHzの周波数ジャンプに対して、5µs未満で5°以内に位相を安定化します。

この性能は帯域幅が2.4MHzのアクティブ・ループ・フィルタを使って実現します。この広帯域ループ・フィルタを実現できるのは、ADF4159の位相周波数検出器（PFD）の最大周波数が110MHzであり、オペアンプ AD8065のゲイン帯域幅積が145MHzと大きいからです。

アクティブ・フィルタに使用するオペアンプAD8065は24V電源電圧で動作することができるので、チューニング電圧が0V～18Vの大部分の広帯域VCOを制御することができます。

Block Diagram of ADF4159, AD8065 Active Loop Filter, and 11.4 GHz to 12.8 GHz VCO — 図1. ADF4159、アクティブ・ループ・フィルタAD8065、11.4GHz～12.8GHzのVCOで構成される回路のブロック図
（簡略回路図：全接続の一部およびデカップリングは省略されています）

回路説明

PLLとVCOで構成される周波数シンセシス・システムでは、周波数と位相の5µs未満のセトリング・タイムを達成するために非常に広いループ帯域幅を必要とします。ループ帯域幅（LBW）によって制御ループの応答速度が決まります。LBWを広くするとセトリング・タイムが短くなりますが、代償として位相ノイズとスプリアス信号の減衰量が小さくなります。

図1の回路は、ADF4159を12GHzのVCO（MACOMのMAOC-009269）のRF_OUT/2信号（約6GHz）にロックさせることによって動作します。2分周したVCO出力を使って最大26GHzの出力周波数を生成することができます。たとえば、VCOのプライマリ出力が26GHzの場合、2分周した信号（13GHz）をADF4159へ戻すことができます。

フラクショナルNシンセサイザADF4159

フラクショナルNアーキテクチャのPLLでは、シグマ・デルタ・モジュレータ（SDM）からのノイズはPFD周波数（f_PFD）の半分で最大になります。たとえば、フラクショナルN PLLのPFD周波数が32MHzの場合、フィルタを通していないSDMノイズは16MHzで最大になります。SDMノイズはループを不安定にするため、PLLがロックしません。この状態の位相ノイズのシミュレーション結果をプロットしたものを図2に示します。

Phase Noise Plot at 12 GHz Output with fPFD = 32 MHz; LBW = 2.4 MHz — 図2. f_PFD = 32 MHzとLBW = 2.4 MHzのときの
12GHz出力の位相ノイズのプロット

ADF4159の最大PFD周波数は110MHzです。つまり、フィルタを通していないSDMノイズは55MHzで最大になります。PFD周波数が110MHzのときの位相ノイズのプロットを図3に示します。SDMノイズは搬送波からのオフセットが大きいときに生じるので、ループ・フィルタによって除去します。

Phase Noise Plot at 12 GHz Output with fPFD = 110 MHz; LBW = 2.4 MHz — 図3. f_PFD = 110 MHzとLBW = 2.4 MHzのときの
12GHz出力の位相ノイズのプロット

安定に保つにはLBWをPFD周波数の1/10未満に抑えることが望ましいので、ADF4159の最大PFD周波数が高いことも重要です。

ADF4159の最大RF入力周波数は13GHzです。この回路構成では、ADF4159は実際にはVCOのRF_OUT/2信号で駆動されています。つまり、VCOのプライマリ出力が12GHzの場合、ADF4159は実際には6GHzにロックしています。

したがって、この構成では24GHzのVCOを使用することができ、12GHzのRF_OUT/2信号をADF4159に戻します。評価用ボードのフットプリントはさまざまな32ピン5mm × 5mm LFCSPパッケージのVCOに対応することができます。

ADF4159の内部チャージ・ポンプの電源電圧は3.3Vですが、多くの広帯域VCOは最大18Vのチューニング電圧を必要とします。これに対処するにはアクティブ・ループ・フィルタが必要です。アクティブ・フィルタは、ADF4159の出力チューニング範囲をオペアンプのゲイン分だけ拡大します。詳細については、この回路ノートのAD8065に関する記述を参照してください。

ADF4159はプログラマブル・チャージ・ポンプ電流機能を備えています。この機能により、物理的な部品を変えることなく、ループ・フィルタの動作を容易に変更することができます。この回路では、LBWは2.5mAのチャージ・ポンプ電流のときに2.4MHzになるように設計されています。LBWを狭くするために、ループ・フィルタ部品を物理的に変えることなくチャージ・ポンプ電流を減らすことができます。

回路のADIsimPLLシミュレーションについては、CN0302設計サポート・パッケージ（http://www.analog.com/CN0302-DesignSupport）を参照してください。

AD8065を使用するアクティブ・フィルタ

AD8065は、電源電圧範囲が24V、ゲイン帯域幅積（GBP）が約145MHzの低ノイズ（7nV/√Hz）オペアンプです。これらの特長はアクティブ・フィルタに理想的です。

PLLの大部分のアプリケーションでは、ループを安定に保ちセトリング・タイムを最小限に抑えるため、45°～55°の位相マージンが推奨されています。ループ・フィルタ内にオペアンプがあるアクティブ・ループ・フィルタでは、オペアンプのユニティ・ゲイン周波数（ユニティ・ゲイン帯域幅積）に極が追加されます。この追加の極によって位相遅延が生じるため、極の周波数によってはループを不安定にする可能性があります。

表1. GBP/LBW比の関数としての位相遅延
GBP/LBW Ratio	Extra Phase Lag (°)
5 (e.g. GBW = 1 MHz, LBW = 200 kHz)	11.3
10	5.7
20	2.9

GBPとLBWの比が大きくなると、位相遅延は小さくなります。その例として、表1に、GBP/LBW比を10にすると位相マージンが5.7°だけ減少することを示しています。GBP/LBW比が小さすぎると、位相マージンも小さくなりすぎる結果、ループが不安定になります。

この回路は2.4MHzのLBWを使用しているため、AD8065の145MHzのGBPは位相遅延を無視できる値です（GBP/LBW = 60）。

アクティブ・フィルタOP184との比較

OP184はアクティブ・フィルタのPLLアプリケーションによく使われるオペアンプです。ただし、OP184はGBPが4MHzであるため、LBWが非常に広いアプリケーションには適していません。位相マージンをある程度最適化することによって広いLBWでOP184を使用することができますが、最終的にOP184によって最大LBWが制限されます。

アクティブ・フィルタのオペアンプは反転モードに構成してあるため、ADF4159は位相検出器の極性が負に設定してあります。反転構成では、オペアンプの正入力をオペアンプの出力によって変化しない固定電圧でバイアスすることができるため、実装が容易です（非反転構成では、正入力は出力によって変化します）。

AD8065はVCOの入力容量を低減するためのバッファとしても機能します。LBWが2.4MHzのパッシブ・フィルタでは、VCO入力とフィルタの最後のコンデンサの総合容量を約1.5pFにする必要があります。ただし、VCOのみで測定した入力容量は52pFです。

位相のセトリング・タイムを最小限に抑えるため、ループ・フィルタのコンデンサにはセラミックのC0G/NP0コンデンサ（標準的なコンデンサよりも放電時間が短い）を推奨します。

この回路にはチュートリアル MT-031 と MT-101 に記載されているように、優れたレイアウト、グラウンディング、デカップリングの技術が必要です。CN-0302の全回路図、レイアウト・ファイル、および部品表がCN-0302設計支援パッケージ（www.analog.com/CN0302-DesignSupport）に含まれています。