AC結合マルチドロップLVDSバス用の堅牢でフェイルセーフなバイアス回路

このアーティクルはマキシムの｢エンジニアリングジャーナルvol. 60｣(PDF、912kB)にも掲載されています。

LVDSは、ディジタルビデオやディジタルカメラなどを中心に高速ディジタル信号の相互接続用として広く使用されています。特に使われることが多いバストポロジのひとつがマルチドロップLVDSバスという、LVDSトランスミッタが駆動する100Ωの差動ツイストペアに複数のLVDSレシーバを接続する形式です。これは、LVDS信号ルーティング用の多重化を行う際に便利な構造です。また、LVDS相互接続の多くはグランドレベルシフトとコモンモード干渉を避けるため、AC結合を採用しています。

図1は、標準的なマルチドロップLVDSバスのブロックダイアグラムです。バスとレシーバ入力との接続距離は、可能な限り短くします。図1に示すフェイルセーフバイアス回路は、約1.2Vのコモンモードバイアスを提供するものです。バスがTxによって駆動されていないとき、あるいは長時間、バスの状態遷移がない場合、フェイルセーフバイアス回路は、50mVから100mVという小さな差動電圧によってLVDSレシーバ出力を駆動し、定められたロジック状態とします。LVDSフェイルセーフ回路の一般的な解説が必要な場合は、アプリケーションノート3662、「LVDSのフェイルセーフ回路の理解」をご覧ください。

マルチドロップバスとポイントツーポイント接続とでは、バイアスの供給に大きな違いがあります。ポイントツーポイント接続ではレシーバの入力インピーダンスが差動リンクのインピーダンス、100Ωとマッチングしている必要があるのに対し、マルチドロップバスではレシーバがハイインピーダンスでなければならないからです。このように抵抗値に差がある点が、従来のフェイルセーフバイアス回路に共通する弱点でした。このアプリケーションノートでは、従来型のフェイルセーフ回路の設計方法を評価し、部品のばらつきの問題を検討するとともに、新しい堅牢なバイアス回路を提案します。

従来のバイアス回路とその弱点

最も一般的な従来型フェイルセーフバイアス回路は、2つの抵抗分圧器を2本のLVDS入力ピンに接続するというものでした。この実装形式を図2aに示します。抵抗値は、2本の入力ピンの電圧がいずれも約1.2Vとなり、かつ、入力ピン間の電圧差が-50mVとなるように選びます。2本の入力ピンの電圧は、図2aに示した定格抵抗値から計算します。バスが駆動されていない間は、この電圧差によってレシーバ出力がロジックローとなります。

しかし、抵抗には許容誤差があり、これによって差動電圧が大きく変動する可能性があります。最大許容誤差1%の抵抗を使用した場合、マイナス側への変動では、図2bのように、電圧差が-90mVに達する可能性があります。逆向きの変動では、図2cのように、電圧差が-16mVにしかならないこともあります。つまり、抵抗値が±1%ばらつくだけで、フェイルセーフ差動入力は-80%から+68%も変動します。

従来型回路の設計では、大きな差動フェイルセーフ電圧が弱点でした。大きな電圧差が存在すると、ロジックハイやロジックローのデューティサイクルのバランスが崩れ、トリガ用スレッショルドが入力の一方で上昇してトリガポイントにおけるスローレートが低くなり、レシーバの固有ジッタが増大するなど、さまざまな問題が発生します。しかし、図2cに示すように電圧差が小さいと、フェイル セーフ機能を実現することができない場合があります。

従来のバイアス回路が持つこのような弱点を克服するため、抵抗値のばらつきに対して強い、以下の新しいバイアス回路を検討してください。

新しいフェイルセーフバイアス回路

抵抗値がばらついても差動電圧が比較的安定するフェイルセーフバイアス回路用トポロジがあります。この回路のダイアグラムを図3に示します。

新しい回路では、2本の入力ピンに共通するソースからコモンモード電圧を供給します。差動電圧は、入力ピンの一方にプルダウン(あるいはプルアップ)抵抗をつけることによって生成します。図3に示すように、±5%の抵抗を使った場合でも、フェイルセーフ差動電圧は-15%から+15%しか変動せず、図2の回路よりも堅牢性がはるかに高いことがわかります。この回路は、MAX9169/MAX9170やMAX9174/MAX9175などのようにコモンプルアップフェイルセーフ回路を内蔵したLVDS製品にも使用可能で、MAX9242/MAX9244/MAX9246/MAX9254、MAX9218、およびMAX9248などのデシリアライザ製品のように従来型のコモンモードバイアス回路を内蔵した製品にも使用可能です。