AN-2589:ADRV904x のクロック供給に関するアプリケーション・ノート

スコープ

このアプリケーション・ノートは、ADRV904x デバイスのクロック入力の設計を支援すると共に、必要な資料のセクションに記載した資料にある情報を補足するものです。ADRV904x の局部発振器（LO）の位相ノイズは、IC にデバイス・クロック（DEVCLK）を供給するクロックのジッタにより強い悪影響を受ける可能性があります。LO の位相ノイズに関するデータシートの仕様は、理想的なDEVCLK で測定されています。このアプリケーション・ノートでは、AD9528 のLO 位相ノイズへの悪影響を調べ、理想的なDEVCLK をIC に供給できるように評価用ボードを変更する方法を示します。

必要な資料

• ADRV904x システム開発ユーザ・ガイド
• ADRV904x 評価システム・ユーザ・ガイド
• AD9528 データシート

評価用ボード（EVB）のクロック・ツリー

EVB のクロック・ツリーのブロック図を図1 に示します。ADRV904x のEVB は、AD9528 を用いてIC へのデバイス・クロック（DEVCLK）信号およびSYSREF 信号を生成しています。

AD9528 はADRV904x にDEVCLK およびSYSREF クロックを供給するだけでなく、FPGA ボード（ADS10）へも供給しています。ADCLK944 と表記されたブロックはバッファ・デバイスで、EVB には配置されていません。評価時にクロック・ツリーにいくつかの変更を加えることができるよう、0Ω の抵抗および取り付け不可（do not install: DNI）パッドが使用できます。

EVB におけるクロック・ツリーの入力から出力までの信号経路の説明は次のとおりです。図の左上から、EVB へのリファレンス・クロック（Ref Clock SMA J901 と表記）の物理的なSMA接続が始まります。このRef Clock 信号は、バランを通過してシングルエンドから差動に変換されます。バランの出力ノードは、DEVCLK_BUFF±と名付けられています。このポイントからAD9528 のREFA入力への物理的な接続が行われています。この接続は図を横断して配線する必要があるため、図には示されていません。AD9528 はRef Clock 信号にロックし、リファレンス・クロックのジッタを解消すると共に、周波数を最終的なデバイス・クロック周波数にアップコンバートします。AD9528 が生成するすべてのクロックは図の右下に示されています。DEVCLK とSYSREF はADRV904x に入力されるのに対し、クロックはADS10 ボード（FPGA_のプレフィックスで表記）に入力されます。AD9528 がジッタ・クリーナとして動作する場合、EVB へのリファレンス・クロックは高位相ノイズ（低コスト）デバイスから供給できます。機能と性能の仕様については、AD9528 のデータシートを参照してください。必須ではありませんが、ADRV904x を評価するために用いる分析機器にリファレンス・クロック源を位相同期させることを推奨します。これはIC 間の周波数誤差を除去するためです。トランスミッタのスペクトルを測定するために用いるスペクトラム・アナライザがその一例です。

クロック源またはLOに最も関係の深い性能指数は、その位相ノイズです。位相ノイズは、DC オフセットを伝送したままいずれかのトランスミッタ出力に接続することで、EVB 上で測定できます。図2 に、分析 | 制御 | 評価（ACE）ソフトウェアを用いてDC オフセット・ベクトルを生成し、テスト・トーンとして作用させる方法を示します。ここで、I 信号は0 であるのに対し、Q信号はデジタル・アナログ・コンバータ（DAC）の負の定数フルスケール値に設定されます。これにより、LO 周波数はシングル・トーンとしてトランスミッタから伝送されます。位相ノイズを測定するために用いる計測器の測定能力を把握しておいてください。これが結果の精度の制限要因になることがあるためです。

図3 に、3500MHz 時のLO の代表的な位相ノイズ測定結果を示します。これはADRV904x のデータシートに記載されているものです。この測定はADRV904x への理想的なDEVCLKを用いて行われています。

図4 に、ADRV904x EVB で測定された位相ノイズを示します。低周波数オフセットの場合により高いレベルのノイズが見られます。このノイズの増加はAD9528 に原因があります。

データシート性能に近いLO位相ノイズが必要な場合は、図5 に示すようにEVB を変更する必要があります。R924 およびR925を、R920 およびR921 のパッドに移動する必要があります。これにより、J902 およびJ903 は、ADRV904x デバイスのクロック入力に直接AC カップリングされた差動クロック入力になります。ADRV904x デバイスのクロック入力の信号レベルの仕様については、ADRV904x のデータシートを参照してください。この構成では、Ref Clock SMA J901 が依然としてAD9528 にREFAクロックを供給するため、必要なSYSREFクロックおよびFPGAクロックは確実に生成されます。最も高品質なシグナル・ジェネレータは、DEVCLK ソースに適切なノイズ・レベルを備えています。リファレンス・クロックの位相ノイズ要件については、ADRV904x のユーザ・ガイドを参照してください。

図6 に、外部リファレンス・クロックを用いた場合の位相ノイズの結果を示します。これは、データシートに記載されているものに非常に近い結果になっています。

比較のため、表1 に3 つの測定条件すべての概要を示します。2 列目はデータシートに記載されたノイズを示し、4 列目はAD9528をバイパスするよう変更したEVB による結果を示しています。結果は予想されたとおりで、AD9528 がノイズにわずかに影響を与えています。

電圧制御水晶発振器（VCXO）の変更

EVB は、122.88MHz のシングルエンド相補型金属酸化膜半導体（CMOS）VCXO を備えています。VCXO の電源は3.3V です。EVBのVCXOパッドは、様々な大きさのVCXOモジュールに適応でき、また、シングルエンド出力にも差動出力にも対応します。現在のところ、ADRV904x ACE プラグインは、シングルエンドCMOS にのみ対応できます。VCXO 入力の仕様についてはAD9528 のデータシートを参照してください。

クロック設定を調整するためのACE ユーザ・インターフェースを図7 に示します。Clock Settings の領域でDevice Clock Rate のドロップダウン・メニューをクリックし、Custom を選択します。クロックに必要な周波数を入力します。次にACE のタブADRV904x に移動し、Program をクリックします。コンフィギュレータが必要なDEVCLK 周波数を持つプロファイルを生成し、IC をプログラムします。初期化のPhase3 が誤りなく終了したら、そのクロック周波数は受け入れられています。

まとめ

ADRV904x の位相ノイズのデータシート値およびLO周波数全体にわたるトランスミッタのEVM を、表2 の列1～列4 に示します。積分ノイズはºRMS を単位として仕様規定されており、2 番目の列に記載されています。この値にπ/180 × 1000 を乗じると、ノイズがmラジアンRMS に変換されます。これを3 列目に示します。トランスミッタのEVM は%を単位として仕様規定されており、4 番目の列に記載されています。3 列目と4 列目を比較すると、EVM は積分位相ノイズ（ラジアン）の値に非常に近いことがわかります。これは、EVM が積分位相ノイズに支配されていることを示しています。したがって、位相ノイズに何らかの悪化が生じた場合、EVMの低下も引き起こされます。

トランスミッタ・シグナル・チェーンの各デバイスのEVMを二乗和平方（RSS）法で結合することで、システムの合計EVM を求めることができます。通常、システムのEVMはパワー・アンプによって決まります。パワー・アンプのシグナル・チェーン（非直線性およびクレスト・ファクタ低減（CFR））のEVMバジェットへの寄与が2%であるような例を用いると、システムの合計EVMが計算できます。

トランシーバのEVMおよびパワー・アンプのEVMをRSS で加算することで、合計EVMを求めることができます。式1 および式2 がこれらの計算を示しています。DEVCLK として理想値を用いた場合とAD9528 を用いた場合とで、合計EVMにはわずかな違いがあるだけです。

EVM のシステム・バジェットによっては、AD9528 を用いた場合の位相ノイズは妥当な値であり、DEVCLK に適したソースとなります。

ADRV904x のデータシートの理想的なDEVCLK を用いたシステムのEVMバジェットは、次式のように計算されます。

AD9528 のDEVCLKを用いたシステムのEVMバジェットは次式のように計算されます。