AN-2538: アンチエイリアシング・フィルタを備えた高性能の16 ビット、250MSPS 広帯域レシーバ

回路の機能とその利点

図1 に示す回路は14 ビット、125MSPS のクワッドADC システムの概略図で、後段でデジタル合算処理を行ってS/N 比を大きくすることができ、単一のADC で74dBFS のS/N 比を、4 個のADC の合算により78.5dBFS まで増加します。

この手法は、特に超音波やレーダーなど高S/N 比が必要なアプリケーションに適しており、最新の高性能、低消費電力クワッド・パイプラインADC を使用します。

この回路では、相関関係のないノイズ源は二乗和平方根（rss）で和をとり、信号電圧は単純加算によって和をとるという基本原理を使用しています。

それぞれのADC の入力は、信号項（V_S）とノイズ項（V_N）から成ります。ノイズを含む4 つの電圧源を合算した合計電圧V_Tは、4 つの信号電圧の単純和と4 つのノイズ電圧の二乗和平方根を足したもので、以下のように表されます。

V_S1 = V_S2 = V_S3 = V_S4 であるので、信号は実際には4 倍される一方、コンバータ・ノイズは等しい値の実効値なので、2 倍されるだけです。そのため、S/N 比は2 倍増加、すなわち6.02dB 大きくなります。このように、4 つの同じ信号を合算することでS/N比が6.02dB増加すると、実効分解能が1ビット向上します。S/N 比（dB）= 6.02N + 1.76dB（ここでN はビット数）であるため、以下のようになります。

表1 に、複数のADC 出力を合算して得られる理論的なS/N 比を示します。シンプルであるという点から、4 個のADC を合算するのは理解しやすい選択です。もっと数を大きくしたい重要なケースもあるかもしれませんが、システムの他の仕様（コストを含む）や使用できる基板面積にも依存します。

14 ビットADC の理想的なS/N 比は、(6.02 × 14)+ 1.76 = 86.04dBです。しかし、AD9253 のデータシートでは、S/N比は74dB（代表値）に仕様規定されているので、有効ビット数は12 ビットになります。

回路の説明

図1 に示す回路は、14 ビット、125MSPS クワッド・チャンネルA/D コンバータのAD9253 をベースとし、4 つのアナログ入力チャンネルが接続されたパッシブ・レシーバ・フロント・エンドを備えています。

この回路は、インピーダンス比が1:1 の広帯域幅（3GHz）M/A-COMETC1-1-13 バラン2 個をダブル・バランスド構成で使用し（図2 を参照）、シングルエンド入力を差動信号に変換します。

4 個のADC 入力の全てをバラン構成の2 次側で1 つにまとめて接続しています。この回路にゲインは加えられておらず、各アナログ入力ペアはシンプルなフィルタ処理を備えており、隣接のADC チャンネルにフィードバックされる可能性のある残留キックバックの量を低減します。

ADC までを完全差動アーキテクチャにすることで高周波数における優れた同相ノイズ除去性能が実現されるため、関係のないノイズ源が合算時に最小化され、第1 ナイキスト帯域（ 125MSPS のサンプリング周波数で0MHz～ 62.5MHz）で78.5dBFS のS/N 比と85dBc のSFDR という性能が得られます。回路全体の帯域幅は65MHz、パス・バンドの平坦性は1dB です。

最高の性能を実現するため、ダブル・バランスド・バランの手法を使用し、周波数全域で優れた偶数次のスプリアス性能を達成しています。4 個のADC の入力を1 つにまとめて接続しているため、100MHz 未満の周波数でもバランスをとることが困難になる可能性があります。

66Ω の差動終端抵抗を使用して、バラン構成の2 次側を終端します。66Ω という値を選択したのは、並列接続した4 個のコンバータの入力インピーダンスの損失を減少させ、トランスの2次側から1 次側に見られる損失を最小限に抑えるためです。これにより、1 次側から見える総インピーダンスは約50Ω になります。

基板レイアウト、および4 個を並列接続したバッファなしのADC チャンネルからの寄生の容量性負荷による影響を減らすため、この設計ではフェライト・ビーズを採用しています。フェライト・ビーズによって、ADC 入力チャンネルのそれぞれからキックバックを低減し、帯域幅全体を保護します。

10Ω の直列抵抗には、2 つの目的があります。1 つ目は、ADC の入力フィルタ（コモンモードで2pF、差動で5pF）を駆動すること、2 つ目が各ADC からのキックバックを低減することです。チャージ・キックバックおよびバッファなしADC のアーキテクチャに関する詳細については、アプリケーション・ノートAN-742 を参照してください。

このシステムの性能を表2 に示します。−3dB帯域幅は67MHz です。回路の挿入損失の合計は約3dB です。そのため、フルスケール2V p-p の差動信号をADC 入力に供給するには+13dBmの入力で駆動する必要があります。

システム性能

14 ビット、125MSPS クワッドADC のAD9253 は、16 ビット、125MSPS ADCのAD9653とピン互換です。比較のため、AD9253とAD9653 を4 個合算する構成で測定した帯域幅を図3 に示します。

AD9253 とAD9653 を単一および4 個接続して測定したS/N 比を図4 に示します。

4 個合算する手法を使うと、10MHz でのAD9253 14 ビットADCのS/N 比が約5dB 増加していることに注意してください。AD9653 16 ビットADC のS/N 比もほぼ同じだけ増加しています。

これに対し、単一のAD9253 14 ビットADC とAD9653 16 ビットADC の間の差は約3dB です。

AD9253 とAD9653 を4 個合算する構成で測定したSFDR のデータを図5 に示します。

1GHzの帯域で50Ω に補正したネットワーク・アナライザを使用して、図1 および図2 に示す回路の入力インピーダンスを測定した結果を図6 に示します。必要な帯域（第1 ナイキスト領域、dc～62.5MHz）において、最終的な回路のVSWRが1.2 であることを確認しました。

フロント・エンド・インターフェースの設計手順

このセクションでは、パッシブな合算手法を実現するための、フィルタを備えたパッシブ・フロント・エンドADC インターフェースの一般的な設計手順について説明します。フロント・エンドとADC による一般的な回路では、最適な性能（帯域幅、S/N 比、SFDR）を得るにはある程度の設計上の制約があります。

• フロント・エンドの設計における主要なパラメータを理解する必要があります。これらには、次のものがあります。
• 入力インピーダンス／VSWR（電圧定在波比）：単位なしのパラメータで、対象の帯域幅において電力がどれだけ負荷に反映されたかを表します。回路の入力インピーダンスは負荷によって仕様規定される値で、通常50Ω です。
• パス・バンドの平坦性：通常、仕様規定された帯域内で許容できる変動リップルの量として定義されます。
• 帯域幅：システムで使用する周波数の範囲です。
• S/N 比とSFDR（スプリアスフリー・ダイナミック・レンジ）の最小値
• 入力駆動レベル：帯域幅、入力インピーダンス、VSWR 仕様の関数です。この値によってコンバータのフルスケール入力信号に必要なゲインと振幅が設定されます。フロント・エンドで選択した部品、例えばトランス、アンプ、アンチエイリアシング・フィルタなどに大きく依存し、決めるのが最も難しいパラメータの1 つかもしれません。
• フィルタによる負荷とADC との間に直列接続する抵抗値は、適切な値にする必要があります。これは、パス・バンドでの不要なピーキングを防止するため、および個々のADC 入力からのキックバックを最小限に抑えるためです。ほとんどのケースでは、適正な値を経験によって決定する必要があります。
• ADC の入力インピーダンス：外付けの並列抵抗を使用して低くしたほうが良い場合があります。
• ADC をフィルタから隔離するため、適切な直列抵抗を使用します。この直列抵抗はピーキングも低減させます。通常、経験によって決定します。

回路の最適化技術とトレードオフ

このインターフェース回路のパラメータは相互に大きく依存しているため、主な仕様（帯域幅、帯域幅の平坦性、S/N 比、SFDR、ゲインなど）の全てに対して回路を最適化することはほとんど不可能です。

パス・バンドのピーキングは、直列抵抗R_A の値が増加するにしたがって小さくなります（図2 を参照）。しかし、この抵抗値が増加すると信号の減衰量が増えるので、並列接続された全てのADC フルスケール入力範囲を満足するために入力回路は大きな信号を駆動する必要があります。

これらのトレードオフのバランスをとることは、少々困難な場合があります。この設計では、それぞれのパラメータを等しく重みづけしているため、選択した値は、全ての設計特性に対するインターフェース性能の代表値となっています。設計によっては、システム条件に応じて異なる値を選択することでSFDR、S/N 比、入力駆動レベルを最適化できる可能性があります。

この設計のS/N 比性能は、ADC アーキテクチャの特性、サンプル＆ホールド方式によるAD9253 の内部フロント・エンド・バッファのバイアス電流の設定、設計に要求される帯域幅など、いくつかの要因によって決まります。ここでは、第1 ナイキストの全体を使用しました。

この設計で出てくるもう1 つのトレードオフがADC のフルスケールの設定です。ADC のフルスケール差動入力電圧は、この設計ではSFDR を最適化するため、2V p-p に設定してデータを取得しました。最大フルスケールの2.0V p-p より低いフルスケール入力範囲に設定すると、S/N 比性能が低下します。

受動部品とPC ボードの寄生成分に関する考慮事項

この回路に限らず高速回路の性能は、PCB レイアウトが適切であるかどうかに大きく依存します。これには電源のバイパス、制御されたインピーダンス・ライン（必要な場合）、部品の配置、信号の配線、電源プレーン、グランド・プレーンなどが含まれますが、これらに限定されません。高速ADC とアンプのPCB レイアウトに関する詳細については、チュートリアルのMT-031 およびMT-101 を参照してください。

フィルタの受動部品には、寄生成分の小さい表面実装のコンデンサ、インダクタ、抵抗を使用します。インダクタはCoilcraftの0603CS シリーズから選択しています。フィルタの表面実装コンデンサは、安定性と精度を考慮して5%、C0G の0402 タイプを使用しています。