アプリケーション・ノート使用上の注意
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なお、日本語版のアプリケーションノートは基本的に「Rev.0」（リビジョン0）で作成されています。
AN-1366: ADP5070/ADP5071 を使用して VOUT < VIN のときに正電圧レールと負電圧レールを作成する方法
ADP5070/ADP5071 は、個別にレギュレーションされた正側レールと負側レールを生成するデュアル高性能DC/DC レギュレータです。入力電圧範囲は2.85 V ～ 15 V で、さまざまなアプリケーションに対応します。スタートアップ・シーケンシング、高精度イネーブル、スイッチング周波数の同期機能、スイッチング・ノイズ低減を目的としたピン選択可能な電源スイッチ・スルー・レートにより、ADP5070/ADP5071 は非常に柔軟性の高い電源デバイスとなっています。ADP5070/ADP5071 データシートでは、ブースト・トポロジで正側レールを設計する方法、および負側レールを反転バック・ブーストとして設計する方法の詳細について説明しています。場合によっては、出力電圧を下回る入力から正電圧を生成する必要があります。正側レールはシングルエンド1 次インダクタンス・コンバータ（SEPIC）トポロジで簡単に構成できます。これは、入力よりも低い出力電圧、高い出力電圧、または入力と同じ出力電圧を生成することができ、最高の柔軟性を発揮します。このアプリケーション・ノートでは、SEPIC 構成でADP5070/ADP5071 を設計するための適切な設計方法および考慮事項について説明します。
SEPIC トポロジの概要
SEPIC は、十分に理解されていませんが、一般的に使用されているDC/DC コンバータ・トポロジの1 つです。SEPIC では、Q1スイッチとQ2 スイッチは、互いに逆の位相で動作します。Figure1 に、2 つの異なるスイッチ状態での電流の流れを示します。
注意して確認しないとわかりませんが、転送コンデンサ（C1）の電圧はVIN にほぼ等しい一定の値で、リップルは小さくなっています。Figure 2 に、SEPIC の理想化した波形を示します。Q1がオンの場合、SN2 での電圧は−VIN に等しくなります。このため、Q1 がオン（Q2 がオフ）の間、L1a とL1b の両方をまたぐ電圧はVIN に等しくなります。Q1 がオフ（Q2 がオン）の間、L1a とL1b の両方をまたぐ電圧は負のVOUT に等しくなります。式 1 を使用してインダクタの電圧-時間バランスの原理を適用し、平衡DC 変換率を計算します。D は、コンバータのデューティ・サイクルです（Q1 がオンになるスイッチング・サイクルの比率）。
通常、これらの電源は、非同期コントローラに該当する小電力のアナログ電源であるため、Q2 をダイオードで置き換えます。
L1a とL1b は結合します。これにより、インダクタの電流リップルが1/2 に低減し（References のセクションで引用されているĆuk-Middlebrook を参照）、小信号モデルの複雑さを大幅に軽減し、式2 で計算されるSEPIC 共振を排除して高い帯域幅を実現します。
結合係数に対する制限事項
複数のインダクタを結合することには明確な利点がありますが、コアを通じて大量にエネルギーを転送するほど結合を緊密にすることは好ましくありません。この状況を回避するには、C1 の複素インピーダンスが、漏れインダクタンス（LLKG）のインピーダンスに単巻のDC 抵抗（DCR）を加算した値の1/10 未満になるように設定する必要があります。
式 3 は、この不均衡を示します。L1 の漏れインダクタンス（LLKG）は式4 で計算します。結合係数（K）は通常、結合されたインダクタのデータシートに記載されています。LM は 、ADP5070/ADP5071 のデータシートに記載されている自己インダクタンスの計測値です。
小信号解析とループ補償
このアプリケーション・ノートではSEPIC の小信号解析の詳細について取り上げませんが、このアプリケーション・ノートで説明している式を使用して設計を正しく補償することができます。ADP5070/ADP5071 設計ツールでは、より複雑なモデルを使用しています。このモデルは、このアプリケーション・ノートで説明しているモデルよりも正確ですが、非常に複雑です。
Ćuk（チューク）とMiddlebrook（ミドルブルック）（Referencesのセクションを参照）は、小信号および大信号の両方に関して、結合したインダクタは、単巻インダクタンス値の2 倍のインダクタンス値を持ち、SEPIC 共振なしのインダクタのように動作すると発表しています。このため、このアプリケーション・ノートの解析では、実効インダクタンス（つまり、結合したインダクタのデータシートに記載されている単巻インダクタンス値の2 倍の値）を使用します。
SEPIC を補償する最初のステップは、達成可能な目標クロスオーバー周波数を選択することです。ほとんどのブースト・トポロジおよびバック・ブースト・トポロジと同様、SEPIC にはRight Half Plane Zero（RHP ゼロ）があり、これは式5 で計算します。RHP（右半平面）には、ゲインの加算（ゼロ点など）および位相の減算（極など）という2 つの効果があります。このため、最大でRHP の周波数（fRHP）の1/5 であるクロスオーバー周波数に関してコンバータを補償する必要があります。
SEPIC には、fRES で発生する、漏れインダクタンス（LLKG）と転送容量（C1）による追加の共振があります。通常、この共振は、インダクタのDCR によって減衰されますが、これにより大幅な位相遅れが生じることがあります。このため、その前に少なくとも1 ディケード（10 倍）、クロスオーバーすることを推奨します。さらに、標準のタイプII 補償の電流モード・コントローラを使用します。このため、達成可能な最大クロスオーバー周波数は、スイッチング周波数の約1/10 です。式7 に示すように、目標fC をこれらの3 つの制約の最小値として選択します。
図 3 の補償値は、式8 で計算します。セラミック出力コンデンサを使用することを想定しているため、CC2 には 10 pF を選択します。
ここで、fp は電流モード・コンバータの近似主要極です。
AC は、クロスオーバー周波数fc でのオープン・ループ型コンバータのゲインの大きさです。
MC と FM は、電流モード制御に関するRidley（リドリー）の論文（References のセクションを参照）から引用しています。
ここで、
VRAMP_SLOPE と ACSは、チップ内の固定の定数。
VRAMP_SLOPE = 300000（ADP5070）
VRAMP_SLOPE = 600000（ADP5071）
ACS = 0.1538（ADP5070）
ACS = 0.072（ADP5071）
電源コンポーネントのストレス
一般的に、インダクタでのリップルが30 %である場合は合理的な値が得られます（式15 を参照）。ただし、ステップダウン比が大きい場合、入力インダクタのこのリップル率を50 % または60 % に増やすのが適切です。
図 4 に、FET スイッチ（Q1）およびQ2 の電流を示します。スイッチ電流のDC 成分も示しています。ピーク電流は、式15 で選択したリップルに依存します。
このアプリケーション・ノートでは、プライマリ・スイッチQ1のスイッチング損失の計算については説明しません。多くの場合、スイッチで観測される電圧振幅が大きく（~VIN + VOUT）、電流も大きいため、スイッチング損失は大きくなります（Figure4 を参照）。
出力のピークtoピーク出力電圧リップルは(ΔVRIPPLE_SEPIC) で、次式で近似できます。
コンデンサを通過する電流の値(IRMS_COUT_SEPIC) は、
C1 のリップルがVIN の約 5 % になるように設定します。
通過する電流が大きいため、C1 を選択する場合はIRMS の定格を考慮することが重要です。
Q2 はダイオードであるため、コンポーネントを選択する際に考慮すべき事項がいくつかあります。VDS_MAX の定格は、少なくともVIN + VOUT にする必要があります。連続電流は、発生するピーク電流の少なくとも1/3 にする必要があります。ダイオードを通過する平均電流はIOUT です。さらに、パッケージは、アプリケーションの熱環境でIOUT を処理できることが必要です。
出力フィルタ
通常、デュアル・レール・コンバータであるADP5070/ADP5071は、非常に低い出力リップルが求められることが多いアナログ電源として使用されます。SEPIC の出力電流は、バック・コンバータの入力電流とは異なり、不連続です。これにより、出力コンデンサへの電流にステップ変化が発生します。コンデンサのインダクタンスが原因で、これらのスイッチング・スパイクは、セラミック・コンデンサでも十分に減衰されません。ADP5070/ADP5071 では、ピン選択可能なスルー・レートが利用できます。これにより、スイッチ遷移を遅くしてスイッチ・スパイクの発生を低減できます。ただし、通常は、SEPIC 巻線の出力に小型の減衰出力pi フィルタを取り付ける必要があります。
このフィルタは小信号モデルに影響を与えますが、このアプリケーション・ノートではこの問題について詳細に説明しません。式23 と式24 に従って減衰抵抗を選択し、ωo の 1/10 以下でクロスオーバーが発生するようにコンバータを設計すれば、pi フィルタによる不安定は発生しません。
COUT1 が出力リップルの約2 % になるように設定し、COUT2 がCOUT1 の値以上になるように設定します。通常、LFILT の適切な値は1μH です。Qo は 1 に設定します。
ADP5070/ADP5071 設計ツール
ADP5070/ADP5071 ADIsimPower™ 設計ツールは、ADP5070/ADP5071 デバイス用の完全に統合されたMicrosoft Excel® ベースの設計ツールです。正出力の場合、ツールはブースト・トポロジまたはSEPIC トポロジを自動的に選択します。負側レールは、常に反転バック・ブースト・トポロジを使用します。ユーザーがマクロを有効にすると（Excel でセキュリティ設定を変更する必要があります）、［Basic Setings］ダイアログ・ボックスが表示されます。［Find Solution］ボタンをクリックしてこの機能にアクセスすることもできます。ダイアログ・ボックスで、設計に必要な電圧および電流を入力し、コスト、損失、またはサイズを最適化するかどうかを選択します。
［View Solution］ボタンをクリックすると、設計ツールにより最適化された設計全体が出力されます。これには、補償値が示されたコスト付きの部品表（BOM）、負荷全体にわたるテスト済みの正確な効率プロット、負荷全体にわたる電力損失のプロット、全負荷ボーデ線図、性能パラメータ、コンポーネントのストレス、およびすべてのコンポーネントの消費電力が含まれます。さらに、［Build Your Design］タブにも同じBOM が表示されますが、ここにはBOM に表示されるコンポーネントとデモ・ボードを構成するのに必要な追加コンポーネントが空のデモ・ボードに収まるように配置されます。
追加のカスタマイズ・ツールが［Advanced Settings］ダイアログ・ボックスに用意されています。ここでは、出力電圧リップル、電流、過渡応答、オプションの出力フィルタの使用、外部低電圧ロックアウト（UVLO）などのパラメータ仕様を選択できます。これらのオプション機能の詳細は、［Program Details］ダイアログ・ボックスで提供されています。このダイアログ・ボックスは、［Basic Settings］ダイアログ・ボックスの［Program Details］ボタンをクリックすると表示されます。
このツールの最も強力な機能は、［User Interface］タブにあるコンポーネント・ボタンです。この機能を使用すれば、各コンポーネントを個別に変更して、設計を完全にカスタマイズできます。
ドロップ・ダウン・リストの各コンポーネントは、機能設計を作成するための数千ものコンポーネントのデータベースからあらかじめ選択されていて、［Basic Settings］ダイアログ・ボックスで選択した最適化の設定に従って並べ替えられています。コンポーネント間に依存関係があるため、コンポーネントは上から下の順序で選択する必要があります。
結論
ADP5070/ADP5071 デバイスは、1 つのコントローラを使用してデュアル・レールを作成するための低コストで堅牢な方法を提供します。ADIsimPower 設計ツールにより、設計を完全にカスタマイズでき、堅牢なデュアル・レール設計をすばやく作成することができます。
参考文献
1 Ćuk, Slobodan and R.D.Middlebrook.“Coupled-Inductor and Other Extensions of a New Optimum Topology Switching DC-DC Converter.”Advances in Switched-Mode Power Conversion, Volumes I and II.Irvine, CA:Tesla Co., 1983.
2 Ridley, Dr. Ray.A New Continuous-Time Model for Current-Mode Control. Bradenton, FL: Ridley Engineering, 1990.
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