AD9166
推荐新设计使用直流至 9 GHz,矢量信号发生器
- 产品模型
- 2
产品详情
- 直流耦合、50Ω 匹配输出
- 高达 4.3 dBm 的输出功率,9 GHz 时为 -9.5 dBm
- DAC 内核更新率:2×NRZ 模式下为 12.0 GSPS(保证的最小值)
- 宽模拟带宽
- 2×NRZ 模式下,直流至 9.0 GHz(12.0 GSPS DAC 更新速率)
- 在混合模式下,1.0 GHz 至 8.0 GHz(6.0 GSPS DAC 更新速率)
- 在 NRZ 模式下,直流至 4.5 GHz(6.0 GSPS DAC 更新速率)
- 2×NRZ 模式下的功耗为 4.88 W(10 GSPS DAC 更新速率)
- 旁路数据路径插值
- 2×, 3×, 4×, 6×, 8×, 12×, 16×, 24×
- 瞬时(复杂)信号带宽
- 设备时钟为 5 GHz 时为 2.25 GHz( 2 倍插值)
- 设备时钟为 6 GHz 时为 1.8 GHz( 3 倍插值)
- 快速跳频
- 集成 biCMOS 缓冲区放大器
AD91661 是高性能、宽带、片内矢量信号发生器,由高速 JESD204B 串行器/解串器(SERDES)接口、灵活的 16 位数字数据路径、正交 (IQ) 数模转换器 (DAC) 内核以及一个集成的差分至单端输出缓冲放大器组成 ,可匹配高达 10 GHz 的 50 Ω 负载。
DAC 内核基于四开关架构,可改变配置提高 DAC 内核的有效更新速率,从 6.4 GHz DAC 采样时钟配置为高达 12.8 GSPS,模拟输出带宽通常为直流至 9.0 GHz。数字数据路径包括多个插值滤波器级,具有支持快速跳频 (FFH) 的多个数控振荡器 (NCO) 的直接数字频率合成器 (DDS) 块,以及额外的 FIR85 和反 Sinc 滤波器级,以实现灵活的频谱规划。
与单端缓冲器的差分消除了对宽带巴伦的需求,并支持 DAC 内核的全部模拟输出带宽。直流耦合输出可以基带波形,而无需外部偏置三通或类似电路,这使得 AD9166 特别适合应用在最苛刻的高速超宽带 RF 发射。
各种滤波器级使 AD9166 可以配置为较低的数据速率,同时保持较高的 DAC 时钟速率,以简化滤波要求并减小整体系统尺寸,重量和功耗。
数据接口接收器包含多达 8 个 JESD204B SERDES 通道,每个通道可承载 12.5 Gbps。为了实现较大的灵活性,可以根据数据速率、SERDES 通道数量和 JESD204B 变送器所需的通道映射对接收器进行全面配置。
在 2x 非归零 (NRZ) 工作模式(启用 FIR85)下,AD9166 可以将RF载波从真实直流重构到第三个奈奎斯特区的边缘,或者重建高达 9 GHz 的真实直流的模拟带宽。
在混合模式下,AD9166 可以在第二和第三奈奎斯特区域重构 RF 载波,同时消耗较低的功率,并保持与 2×NRZ 模式相当的性能。
在基带模式下,例如归零 (RZ) 和 1x NRZ,AD9166 非常适合将 RF 载波从真实直流重构到第一个奈奎斯特区的边缘,同时与 2x NRZ 模式相比功耗更低。
正交 DDS 块可以配置为数字上变频器,以将 I/Q 数据采样上变频到频谱中所有三个奈奎斯特区域中的所需位置。
DDS 还包括一组 32 个数控振荡器(NCO),每个振荡器都有各自的 32 位相位累加器。当与100 MHz 串行外围接口 (SPI) 结合使用时,DDS 允许相位相干 FFH,相位建立时间低至 300 ns。
AD9166 使用公共 SPI 接口配置,该接口监测所有寄存器状态。AD9166 采用 324 引脚,15 mm × 15 mm,0.8 mm 间距 BGA_ED 封装。
产品聚焦
- 高动态范围和信号重建带宽支持高达 9 GHz 的 RF 信号合成。
- 完全支持零 IF 和其他直流耦合应用。
- 多达八通道的 JESD204B SERDES 接口,具有各种功能,可在与 JESD204B 变送器连接时具备灵活性。
应用
- 仪器仪表:自动化测试设备,电子测试和测量,任意波形发生器
- 电子战:雷达和干扰器
- 宽带通信系统
- 本地振荡器驱动器
1 受美国专利 6,842,132 和 7,796,971 保护。
参考资料
数据手册 1
用户手册 1
技术文章 2
视频 3
产品选型指南 1
模拟对话 1
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号,脚注和 3D模型 |
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AD9166BBPZ | 324-Ball BGA_ED (15mm x 15mm x 1.52mm) | ||
AD9166BBPZRL | 324-Ball BGA_ED (15mm x 15mm x 1.52mm) |
这是最新版本的数据手册
软件资源
API Device Drivers 1
Device Application Programming Interface (API) C code drivers provided as reference code that allows the user to quickly configure the product using high-level function calls. The library acts as an abstraction layer between the application and the hardware. The API is developed in C99 to ensure agnostic processor and operating system integration. Customers can port this application layer code to their embedded systems by integrating their platform-specific code base to the API HAL layer.
To request this software package, go to the Software Request Form signed in with your MyAnalog account and under “Target Hardware” select “High Speed Data Converters” and choose the desired API product package. You will receive an email notification once the software is provided to you.
Evaluation Software 0
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硬件生态系统
部分模型 | 产品周期 | 描述 |
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反相稳压器 2 | ||
ADP5073 | 推荐新设计使用 | 1.2 A、DC至DC反相稳压器 |
ADP5074 | 推荐新设计使用 | 2.4 A、DC至DC反相稳压器 |
负线性稳压器(LDO) 2 | ||
LT3090 | 推荐新设计使用 | 具可编程电流限值的 –36V、600mA、负线性稳压器 |
ADP7183 | 推荐新设计使用 |
-300 mA、超低噪声、高PSRR、低压差线性稳压器 |
时钟产生器件 1 | ||
HMC7044 | 推荐新设计使用 | 带JESD204B接口的高性能、3.2 GHz、14路输出抖动衰减器 |
时钟分配器件 1 | ||
HMC7043 | 推荐新设计使用 |
高性能、3.2 GHz、14输出扇出缓冲器 |
小数N分频PLL 1 | ||
ADF4372 | 推荐新设计使用 | 带集成 VCO 的微波宽带频率合成器 |
正线性稳压器(LDO) 3 | ||
ADM7150 | 推荐新设计使用 | 800 mA、超低噪声/高 PSRR LDO |
ADM7154 | 推荐新设计使用 | 600 mA、超低噪声、高PSRR、RF线性稳压器 |
ADP1761 | 推荐新设计使用 | 1 A、低VIN、低噪声、CMOS线性稳压器 |
工具及仿真模型
S-参数 1
ADIsimDDS(直接数字频率合成)
ADIsimDDS利用数学公式模拟和显示选定器件的整体性能。ADIsimDDS根据参考时钟频率和所需的输出频率计算所需的FTW。该工具还对整体频谱性能估算进行模拟,允许用户探讨外部重建滤波器的效应。
打开工具DAC Companion Transport Layer RTL Code Generator
These command line executable tool generates a Verilog module which implements the JESD204 transmitter transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
打开工具
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