DS31256

256通道、高吞吐率HDLC控制器

256通道HDLC控制器，能够处理60路T1或64路E1数据流，或者是2路T3数据流

数据手册 (Rev. 4)

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产品详情

256个独立的双向HDLC通道
高达132Mbps的全双工吞吐率
支持最多60路T1或64路E1数据流
16个物理端口(16个Tx和16个Rx)，能够独立地配置为信道化或非信道化工作方式
三个高速(52Mbps)端口，其它端口能够达到10Mbps速度(非信道方式)
每个信道方式端口可以处理1、2或4路T1或E1线路
每信道双向DS0环回
可订制端口电平
支持透明模式
带自动误码插入能力的片上误码率测试器(BERT)
BERT功能可以指派到任何HDLC通道或端口
在接收和发送方向上大容量的16kB FIFO
高效的分散/集中DMA提高存储器效率
接收数据包带有时间标记
发送包优先级设定
V.54环回码检测
本地总线允许PCI桥接或本地访问
支持Intel或Motorola总线信号
反向兼容DS3134
33MHz 32位PCI (V2.1)接口
3.3V低功耗CMOS，容许5V I/O
支持IEEE 1149.1 JTAG
256引脚塑封BGA (27mm x 27mm)

其它特性详见于PDF数据资料第6页。

参考资料

数据手册 2

DS31256: 256-Channel, High-Throughput HDLC Controller Data Sheet (Rev.4) 01/27/2006
- DS31256: Errata Sheet
- DS31256: Errata Sheet

DS31256: 256通道、高吞吐率HDLC控制器 Data Sheet 01/01/1900
- DS31256: Errata Sheet
- DS31256: Errata Sheet

可靠性数据 1

DS31256 Reliability Data 01/12/2023

应用笔记 2

DS31256 envoy—寄存器转储例程 11/09/2004

DS31256 Unchannelized T3/E3/HSSI/VDSL Port Configuration for Bridge Mode Applications 10/14/2004

设计笔记 6

DS31256的PCI总线利用率\r\n\r\n 06/30/2005

Internal Test Registers for the DS31256 03/09/2004

Interleaved Bus Operation 03/20/2006

DS31256 Gapped Clock Applications 11/22/2002

DS31256 Loopback Modes 03/06/2003

Examples of DS31256 Applications 10/28/2004

技术文章 5

DS31256 HDLC控制器的配置步骤—桥接模式 04/20/2009

DS31256的初始化步骤 01/02/2007

DS31256 HDLC控制器的配置步骤—配置模式 04/17/2009

DS31256 and T1/E1 Interface 11/21/2002

Troubleshooting Guide for the DS31256 HDLC Controller 06/20/2005

这是最新版本的数据手册

工具及仿真模型

BSDL 模型文件 5

IBIS 模型 1

DS31256 IBIS Model

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