ハイブリッド・ビームフォーミング・レシーバーのダイナミック・レンジ：理論と実際

概要

本稿では、フェーズド・アレイ型ハイブリッド・ビームフォーミング・アーキテクチャにおけるレシーバーのダイナミック・レンジ・メトリクスについて、測定結果と解析結果を以下のように比較します。市販の32チャンネル開発プラットフォームを使用して解析結果を測定結果で検証します。サブアレイ・ビームフォーミングのレシーバー解析は、アナログ・サブアレイの信号結合箇所における信号ゲインとノイズ・ゲインの差異を扱うことに重点を置いて検討します。開発プラットフォームのレシーバー性能について解析結果を示し、測定結果と比較します。測定結果とモデル化した結果の比較ポイントを提示することを目的として、結果の概要を考察します。このポイントは、規模のより大きいシステムの性能予測に活用できます。

はじめに

フェーズド・アレイ型ビームフォーミング・アーキテクチャは、アナログ・ビームフォーミング方式、デジタル・ビームフォーミング方式、または最終的なアンテナ・ビーム・パターンを形成するようデジタル的に処理されたアナログ・サブアレイを利用した何らかの両方式の組み合わせに大別されます。デジタル的に結合したサブアレイに基づく最後の方式は、アナログ方式とデジタル方式の両方を組み合わせたビームフォーミングを使用するため、一般にハイブリッド・ビームフォーミングと呼ばれています。

ソフトウェア定義型のアンテナを目指す業界では、アンテナ・パターンのプログラマビリティを最大限に高めるオール・デジタル方式のフェーズド・アレイが待ち望まれています。実際には、特に周波数が高くなると、パッケージング、消費電力、デジタル処理といった課題があるため、デジタル・チャンネル数を削減せざるを得ません。実装エンジニアから要求されることの多いデジタル・チャンネル密度の制限緩和が、ハイブリッド・ビームフォーミングによって可能となるため、将来のある時期には現実的な選択肢になる可能性があります。¹

図1に、代表的なハイブリッド・ビームフォーミング・アーキテクチャを示します。この図にはアーキテクチャに組み込まれる主なサブシステムも示されています。ほとんどのハイブリッド・ビームフォーミングは、このコンセプトに沿ったある種の変形版です。図を右から左へ、つまり、電波がアンテナ素子に入射する波面から、マイクロ波回路を通って、データ・コンバータへ、その後デジタル処理を経て、最終的にデジタル・ビーム・データへとたどることで、アーキテクチャを直観的に説明できます。この図は、ハイブリッド・ビームフォーミング・アーキテクチャを次の7種類のサブシステムの組み合わせとして示しています。

1. アンテナ素子。電波のマイクロ波エネルギーを同軸媒体上でマイクロ波信号に変換します。
2. 送信／受信（T/R）モジュール。送信と受信を切り替えるスイッチのほかに、受信側にはロー・ノイズ・アンプ（LNA）、送信側にはハイ・パワー・アンプ（HPA）が含まれています。
3. アナログ・ビームフォーミング。選択した数の素子を結合して、アナログ・サブアレイにします。
4. マイクロ波アップ／ダウンコンバージョン。動作周波数がデータ・コンバータの動作範囲より高い場合、周波数変換を行って動作周波数をデータ・コンバータに適した中間周波数（IF）に変換します。
5. データ・コンバータ。マイクロ波周波数をデジタル・ワードに変換します。
6. デジタル・アップ／ダウンコンバージョン。高速データ・コンバータの急速な普及に伴い、データ・コンバータのレートは処理帯域幅に必要なレートより高いことが普通となっています。データ・コンバータ集積回路（IC）に組み込まれたデジタル・アップ／ダウンコンバージョン機能を使用して、同相／直交位相（I/Q）データ・ストリームをアプリケーションの処理帯域幅に見合う低いレートに抑制することで、システムの消費電力を削減できます。
7. デジタル・ビームフォーミング。最後に、I/Qデータ・ストリームを加重和で結合して、最終的なデジタル・ビーム・データを形成します。

ハイブリッド・ビームフォーミング・アーキテクチャにおいてマイクロ波エンジニアが直面する課題の1つは、システム・アーキテクチャが進化したときの性能予測です。カスケード・マイクロ波解析は十分な文献があり、よく理解されている手法です。デジタル・ビームフォーミング測定についての文献はありますが^2,3,4、ハイブリッド・ビームフォーミングのマイクロ波メトリクスについては、規模の大きいシステム設計に当てはめて推定する場合にリファレンスとして使用できるような、測定とモデルの比較を行った文献は限られています。

本稿では、ハイブリッド・ビームフォーミングについてレシーバーのダイナミック・レンジ解析を詳細に記述し、32素子ハイブリッド・ビームフォーミングのテスト・プラットフォームでの測定結果と予測結果を比較します。最初にハイブリッド・ビームフォーミングのプロトタイプ・プラットフォームを作り、代表的なアーキテクチャのIC設計を検証して、Xバンド（8GHz～12GHz）のフェーズド・アレイ・アーキテクチャのプロトタイプをすぐに作れるようにしました。しかし、特性評価を始めると、性能メトリクスを体系的に予測する方法が必要であることが明らかになりました。本稿の目的は、測定データの比較と共に解析方法を文書化して、特性評価済みのリファレンスを用いて同様でありながら規模がより大きいシステムをエンジニアが構築できるようにすることです。

プロトタイプ・ハードウェア

作成した32素子ハイブリッド・ビームフォーミングのプロトタイプ・プラットフォーム⁵を図2に示します。詳細なシグナル・チェーンを図3に示します。

フロント・エンドは、32個の送信／受信モジュールと8個のアナログ・ビームフォーミングIC（BFIC）で構成されています。2個のBFIC出力を結合して、8素子のサブアレイを4個作ります。4個のサブアレイは、4チャンネルのマイクロ波アップ／ダウンコンバータに接続します。次に、4チャンネルのマイクロ波アップ／ダウンコンバータを、4個のA/Dコンバータ（ADC）と4個のD/Aコンバータ（DAC）を内蔵したデジタイザICに接続します。ADCは4GSPSでサンプリングし、DACは12GSPSでサンプリングします。

特性評価したマイクロ波周波数は、8GHz～12GHzです。局部発信器（LO）を、IFの中心が4.5GHzに固定されたハイサイドLOに設定します。このIF周波数では、ADCは3次ナイキスト・ゾーンでサンプリングすることになります。

データ・キャプチャには、市販のFPGAボードを使用します。MATLAB^®コンピュータ制御インターフェースを作製し、シミュレートした波形を実際のハードウェアですぐに特性評価できるようにしました。データ解析は、MATLABで後処理して行いました。

アナログ・サブアレイのカスケード解析

アナログ・サブアレイのカスケード解析には、信号結合箇所を除いて、従来のカスケード方程式が全て適用されます。各信号の振幅と位相がコンバイナの箇所で一致し、ノイズが無相関の場合、信号ゲインとノイズ・ゲインは異なることになります。そのため、これらの項を違ったやり方で確認する手法が必要になります。

用いた手法

用いた手法を図4に示します。信号ゲインとノイズ・ゲインが分岐するポイントを図4aに示します。実際のコンバイナには、挿入損失項と理論上の結合項があります。これについては、図4bに示すように説明できます。最後に、図4cに示すようにノイズ温度を確認すれば、各段の入出力でノイズ電力を確認できます。

どの段の出力でもノイズ電力を計算するには、コンポーネントの入力換算ノイズを入力ノイズに線形に加え、dBm/Hzに変換し直して、コンポーネントのノイズ・ゲインに加えます。

デバイスのノイズ指数から入力換算ノイズを計算するには、ノイズ温度を計算して、入力換算ノイズ電力に変換します。

ノイズ温度（T_e）は、デバイスのノイズ指数から次のように計算できます。

ここで、Tは周辺温度（ケルビン）です。

入力換算ノイズは、ノイズ温度から次のように計算できます。

ここで、kはボルツマン定数です。

コヒーレント結合の直観的な説明

信号とノイズの結合を直観的に考えると、この手法の目的を理解するのに役立てることができます。まず、キャリブレーションが行われた結果、全ての信号の振幅と位相が両方とも一致し、ノイズにはまだ相関がなく、コンバイナ入力において全チャンネルの振幅が等しいと仮定することから始めます。

要素のサブセットだけがイネーブルの場合には、結果を追跡する方法も必要です。これは、キャリブレーションまたは様々な試験／デバッグ構成でよく起こります。

信号とノイズの出力レベルは、次のように計算できます。

信号電力 = 入力電力 + 信号ゲイン
信号ゲイン = 20log(オン状態のチャンネル数) – 挿入損失 – 10log(コンバイナの入力ポート数)

ノイズ電力 = 入力ノイズ電力 + ノイズ・ゲイン
ノイズ・ゲイン = 10log(オン状態のチャンネル数) – 挿入損失 – 10log(コンバイナの入力ポート数)

この手法の結果に留意してください。表1は、全ての入力に通電と補正が行われた場合、または1個の入力に通電と補正が行われ、その他のポートが停止している場合について、いくつかのアナログ・コンバイナのチャンネル数に対する信号ゲインとノイズ・ゲインをまとめたものです。

カスケード・スプレッドシート

説明した手法を用いて、図5のカスケード・スプレッドシートを作成しました。イネーブルにした素子数に応じた値を確認する用意も含まれています。1個の素子をイネーブルにした場合と、8個の素子全てをイネーブルにした場合の両方が示されています。

測定値はデータ・コンバータによるデータ・キャプチャ後にデジタル・データの高速フーリエ変換（FFT）から算出されるので、データ・コンバータの仕様が結果に含まれています。確認された最終的なメトリクスは、レシーバー入力と呼ばれるADCメトリクスです。測定値をすぐに検証できるよう、期待されるFFT強度と相互変調積も、与えられた入力電力に対して計算されます。

測定データ

試験装置

テスト・セットアップを図2と図3に示します。レシーバー入力、LO、ADCサンプル・クロック、システム全体のリファレンス・クロックを供給するのに使用する具体的な実験装置を表2に示します。次の結果に示すサンプルをキャプチャするには、システム内のデジタイザICを活用します。

キャリブレーション

全測定に対して、データ解析前にキャリブレーションを行います。システムは、32個のアンテナ素子、8個のBFIC、4個のADCを含む1個のデジタイザICで構成されています。デジタイザICのADCによる4個のシグナル・チェーンにはそれぞれ、デジタル・ダウンコンバータの形で強化デジタル信号処理（DSP）ブロックがあり、その内部は、4個のデジタル化されたチャンネルのそれぞれに対してサブアレイ・レベルで位相シフトを適用できる数値制御発信器（NCO）です。こうして、8個のアンテナ素子が、本稿で定義するような1個のサブアレイを形成して、ADCとDSPによる共通のシグナル・チェーンを共有します。システム内で利用できる位相調整および振幅調整は、BFICを介したアナログ領域で、またNCOとプログラマブル有限インパルス応答（PFIR）ブロックを介したデジタル領域で行われます。

最初に、ベースラインとしてチャンネル1を選択し、その他のチャンネルをこれに揃えます。アナログ領域では、アレイ全体の振幅を揃えるのにBFICの可変ゲイン・アンプ（VGA）を使用し、またサブアレイ内の位相を揃えるのにBFICの位相シフタ（PS）を使用します。デジタル領域では、各サブアレイ全体の位相を揃えるのにNCOの位相オフセットを使用します。

キャリブレーションは、一度にサブアレイごとに1個のアナログ・チャンネル（例えば、図6の右側に示すように、チャンネル1、チャンネル3、チャンネル17、チャンネル19）をイネーブルにすることから始まり、合計4個の信号をデジタイザICの4個のADCで同時にデジタル化します。これにより、各サブアレイ間の位相誤差に直接関連したサブアレイ・チャンネルごとの相対的な位相オフセット誤差が計算できます。リファレンス・チャンネル1を基準として、他の3個全てのチャンネルに対して位相オフセット誤差を計算した後に、チャンネルごとに、計算後のNCO位相オフセットを加えて位相誤差を補償すると、全サブアレイの位相が揃います。

この後、サブアレイ2、3、4の元の3つのチャンネルをディスエーブルにして、サブアレイ2、3、4の別の3個のチャンネルをイネーブルにします。サブアレイ1のベースライン・チャンネル1を基準とした、4個のチャンネル全ての同時キャプチャによって、この新たな3個のチャンネルの位相誤差が計算できます。位相誤差を計算したら、BFICの位相シフタを使用してこの位相誤差を補償します。アナログ領域とデジタル領域の両方で全チャンネルの位相が揃うまで、この処理を繰り返します。サブアレイ1の各チャンネルを揃えるために、サブアレイ2の位相を揃えたチャンネル3を比較ポイントとして使用します。チャンネル3は、キャリブレーション・シーケンスの最初のステップで先に位相を揃えていました。結果は、アナログ位相調整でサブアレイ内の位相誤差を補償し、NCO位相オフセットでサブアレイ全体の位相誤差を補償するという状況になります。

FFT

性能測定結果は全て、連続波（CW）データ・キャプチャのFFTに基づいて評価されます。信号発生器をコヒーレント周波数に設定し、FFTには重みを加えません。シングル・トーン測定の代表的なFFTを図7に示します。

これらのプロットは左から右に向かって順に、1個の素子をイネーブルにした場合、サブアレイ内の8個の素子全てをイネーブルにした場合、4個のサブアレイをデジタル的に結合した場合を表しています。これらのFFTから、レシーバーのダイナミック・レンジに対するハイブリッド・ビームフォーミングの影響を確認できるようになります。

• サブアレイ内のN個の素子をイネーブルにすると、信号電力は20logNで増加します。ノイズ電力も増加しますが、全体のS/N比は向上します。
• サブアレイをデジタル的に結合すると、データのビット増加が起こります。この余分なビットに基づいてFFTを行うと、信号はフル・スケールに対して同じレベルを維持しますが、ノイズはフル・スケールに対して減少することになります。
• 素子の多くではスプリアス成分の強度がサブアレイ・レベルで増加しますが、サブアレイ全体では相関がなく、フル・アレイ・レベルではノイズに埋もれるほどに減少します。

ツー・トーン測定の代表的なFFTを図8に示します。これらのプロットは左から右に向かって順に、1個の素子をイネーブルにした場合、サブアレイ内の8個の素子全てをイネーブルにした場合、4個のサブアレイをデジタル的に結合した場合を表しています。相互変調積を視覚化できるように、FFTの範囲を狭めています。

要素をイネーブルにするにつれて、相互変調積が増加します。これは、コンバイナの後の回路で電力が増加し、そのため相互変調積が高くなることによるものです。しかし、アナログ・サブアレイをデジタル的に結合すると、ツー・トーン信号と相互変調積の両方の強度が平均に近づきます。

この試験構成の場合には、メイン・キャリアの裾から離れた相関位相ノイズが観察されます。この構成には、共通のLO、共通のRF入力、および全チャンネルにわたる共通の電源があります。実際には、規模の大きいアレイの場合、この構成は避けるべきです。アレイ内の相関ノイズと無相関ノイズの確認に関するさらなる考察が、「16チャンネルのデモ用ボードを使用し、マルチチャンネルのシステムにおける位相ノイズのモデルの有用性を実証する」、「フェーズド・アレイ用分散型ダイレクト・サンプリングSバンド・レシーバーの測定の概要」、「LO信号の位相ノイズをシステム・レベルでモデル化、PLLが分散配備されたフェーズド・アレイの解析が可能に」の各記事で行われています。

性能測定

全般的なレシーバー性能の測定概要を図9に示します。

図9aは、FFTのフル・スケールを基準とした強度を周波数に対して示しています。このデータを入力電力と共に用いると、図9bに示すようにレシーバーのフル・スケール・レベルを計算できます。

図9cは、FFT処理で計算したノイズ・スペクトル密度（NSD）をdBFS/Hz単位で示しています。キャリアの周辺にあるいくつかのFFTビンを削除したため、ノイズは、ホワイト・ノイズを表しており、この試験構成の位相ノイズに影響されることはありません。

図9aおよび図9cに基づいてS/N比（SNR）を計算でき、これを図9dに示します。ここでは、2つの効果が観察されます。まず、サブアレイ・レベルでは、SNRが10logNよりわずかに増加します。これは、結合後のノイズ電力は増加しますが、コンバイナ後のデバイスのノイズ指数による影響は低下するためです。次に、サブアレイをデジタル的に結合すると、S/N比が10logNで増加します。

図9eは、個々の素子、サブアレイ、フルにデジタル化されたアレイについて、スプリアスフリー・ダイナミック・レンジ（SFDR）を示しています。多くの素子をアレイに追加していくと改善が進むことが確認でき、この試験構成のスプリアスは全て無相関であることが示されています。

図9fは、入力3次インターセプト・ポイント（IIP3）を示しています。この結果は、ツー・トーンFFTから直観的に理解できます。サブアレイのIIP3は、相互変調積の増加によって低くなります。アレイレベルのIIP3は、サブアレイ・レベルの平均に近づきます。

これら測定全てについて、データがカスケード解析のモデル値に非常に近いことに留意してください。モデル値は、図9dおよび図9eを除く全てのプロットに含まれています。この2つのプロットは、間接的に求められるもので、スプレッドシートには明示的に定義されていないためです。

保管期間の考慮

全ての信号の位相と振幅が揃っていると仮定して始めると、測定値が予測値とよく一致します。カスケード解析では、アナログ・コンバイナの箇所で、信号ゲインとノイズ・ゲインを分離する必要があります。ノイズ入力とデバイスの入力換算ノイズとに基づいてノイズ電力を追跡するのは、効果的な方法です。

サブアレイ・レベルでは、チャンネルをオンにすると、次のようになります。

• S/N比が改善され、10logNよりわずかに大きくなります。
  
  
  • 信号電力は、20logNで増加します。
  • ノイズ電力の増加は、10logNよりわずかに少なくなります。
    
    
    • アナログ・コンバイナの後のノイズ電力は大きくなります。
    • アナログ・コンバイナの後にあるコンポーネントのNFの影響は低下します。
• 信号が結合すると、アナログ・コンバイナの後にあるデバイスでは信号が大きくなるため、IIP3は減少します。
• スプリアスは一般に、アナログ・サブアレイ内では相関があります。これは、ソースがアナログ・コンバイナの後にあるので、マイクロ波チャンネルがイネーブルかどうかに関係なく、同じスプリアスが測定されるためです。

サブアレイをデジタル的に結合すると、次のようになります。

• S/N比は10logNで増加します。
  
  
  • 信号電力は一定のままです。
  • dBFS/Hz単位のノイズ電力は減少します。
• IIP3は平均に近づきます。
• 観察されるスプリアスは、デジタル・チャンネル間では相関がありません。

相関位相ノイズ項に注目してください。この試験構成では、相関位相ノイズが観察されています。これは図8の中心に近いノイズに見られ、この効果をはっきり示すために周波数軸は拡大してあります。共通のマイクロ波入力とLO入力は試験装置からのものが使用されています。つまり、マイクロ波信号とLO位相ノイズは相関があります。共有された電力は相関のある寄与ももたらす可能性があり、この試験構成では電圧も共有します。この試験構成では、レシーバーの試験時に相関位相ノイズの支配的なソースをデバッグしませんでした。しかし、この点は留意すべきで、このハードウェアの今後の調査対象として残されています。

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