Q. アナログ・デバイセズはスイッチ／マルチプレクサ製品として「ADGシリーズ」を提供していますが、それらの製品では帯域幅の仕様が規定されていません。これはなぜですか？
A. ADGシリーズのアナログ・スイッチとマルチプレクサは、数百MHzという非常に広い入力帯域幅に対応しています。ただ、この帯域幅の値だけに注目してもあまり意味はありません。高い周波数領域では、オフアイソレーションとクロストークの各性能が大きく悪化するからです。一般に、1MHzにおけるスイッチのオフアイソレーションは70dB、クロストークは-85dBといった値になります。しかし、これらの性能は20dB/decのレベルで悪化していきます。つまり、10MHzにおいてオフアイソレーションは50dBに低下し、クロストークは-65dBに増大するということです。100MHzになると、オフアイソレーションは30dB、クロストークは-45dBまで悪化します。そのため、帯域幅だけに注目しても意味がないのです。言い換えれば、オフアイソレーションとクロストークを含めて考察を行うことが重要です。個々のアプリケーションが対象とする高い周波数において、それらの仕様の悪化を許容できるか否かという判断を下す必要があります。
Q. 各スイッチ／マルチプレクサ製品のデータシートを見ると、動作電源電圧が規定されています。電源電圧によって、それぞれの性能はどのように変化するのでしょうか？
A. ADGシリーズの全スイッチ／マルチプレクサは、最小5Vまたは±5Vの電源電圧で動作します。電源電圧の影響を受ける仕様としては、タイミング、オン抵抗、電源電流、リーク電流が挙げられます。これらのうち、電源電流とリーク電流は、電源電圧を下げると減少します。例えば±15Vの電源電圧、125°Cの条件で「ADG411」を使用した場合、IS(OFF)とID(OFF)は±20nA、ID(ON)は±40nAとなります。電源電圧を±5Vに下げた場合、温度が同じく125°Cであれば、IS(OFF)とID(OFF)は±2.5nA、ID(ON)は±5nAまで減少します。電源電流IDD、ISS、ILは、±15Vの電源電圧、125°Cの条件において最大5mAです。ただ、電源電圧を±5Vに変更すると、それらの値は最大1µAまで減少します。一方で、電源電圧を下げると、オン抵抗の値が増大すると共に、タイミングは厳しくなります。図1、図2は「ADG408」の性能を示したものです。オン抵抗とタイミングが、電源電圧の関数としてどのように変化するのかが見てとれます。
Q. ADGシリーズの一部の製品はDIプロセスで製造されていると聞きました。このDIプロセスとはどのようなものですか？
A. DIというのは、Dielectric Isolation（誘電体分離）の略です。DIプロセスでは、各CMOSスイッチのNMOSトランジスタとPMOSトランジスタの間に絶縁層（トレンチ）が設けられます。標準的なCMOSプロセスで製造したスイッチでは、各トランジスタの間に寄生接合が形成されることになります。DIプロセスでは、その接合は形成されないので、ラッチアップが発生しないことが保証されたスイッチが得られます。トレンチを使用しない通常のプロセスでは、接合部の絶縁はPMOSトランジスタとNMOSトランジスタのNウェルとPウェルによって実現されます。すなわち、通常動作時には逆方向バイアスとなるダイオードが形成され、それによって導通が生じなくなるということです。しかし、過電圧が発生した場合や電源の供給が停止した場合には、アナログ入力が電源電圧よりも高くなり、ダイオードが順方向バイアスの状態になります。それにより、2個のトランジスタによってシリコン制御整流器（SCR：Silicon Controlled Rectifier）のような回路が形成されます。結果として、電流が大きく増幅され、最終的にはラッチアップの発生に至ります。DIプロセスで製造したスイッチには、そのダイオード構造が存在しません。そのため、ラッチアップが発生しないことが保証されるということです。
Q. 故障保護機能を備えるマルチプレクサやチャンネル・プロテクタの動作について教えてください。
A. 故障（フォルト）保護機能を備えるマルチプレクサやチャンネル・プロテクタでは、2つのNMOSトランジスタと2つのPMOSトランジスタによってチャンネルが構成されています。PMOSトランジスタのうち1つは信号パスに配置されているわけではなく、もう1つのPMOSトランジスタのソースをバックゲートに接続するために使用されます。それにより、閾値電圧を引き下げる効果が得られ、通常動作時の入力信号範囲が拡大されます。同じ理由に基づいて、NMOSトランジスタのソースとバックゲートも同様に接続されています。故障保護に対応する製品は、通常動作時は標準的なマルチプレクサとして機能します。入力電圧が、電源電圧に基づいて設定されるいずれかの閾値電圧を超えると、チャンネルの入力にフォルト条件が生じます。閾値電圧は、電源レールに基づいて次のように設定されます。まず、正の過電圧に対する閾値電圧はVDD - VTNによって決まります。ここで、VTNはNMOSトランジスタの閾値電圧（通常は1.5V）です。一方、負の過電圧に対する閾値電圧はVSS - VTPとなります。ここで、VTPはPMOSトランジスタの閾値電圧（通常は2V）です。チャンネルに負荷が存在しない場合、入力電圧がこれらの閾値電圧を超えると、チャンネルの出力は閾値電圧にクランプされます。
Q. 過電圧が生じた場合、各製品はどのように動作するのですか？
A. 図4、図5は、過電圧が生じた際、信号パス上のトランジスタがどのような状態になるのかを示したものです。図4は、チャンネルに正の過電圧が印加された場合の例です。NMOS、PMOS、NMOSの順に直列に並んだトランジスタがどのように動作するのかを表しています。1つ目のNMOSトランジスタは、ドレイン電圧がVDD - VTNを超えるので飽和モードに移行します。同トランジスタのソース電圧はVDD - VTNになります。残る2つのトランジスタは、非飽和モードで動作します。
一方、チャンネルに負の過電圧が印加された場合には、PMOSトランジスタのドレイン電圧がVSS - VTPを超えて飽和モードに移行します。正の過電圧が発生した場合と同様に、残る2つのトランジスタは飽和しません。
Q. 負荷はクランプ電圧にどのような影響を及ぼすのでしょう？
A. チャンネルに負荷がある場合、その出力は、2つの閾値の間の電圧値にクランプされます。例えば、負荷が1kΩ、VDDが15Vの条件下で正の過電圧が生じた場合、出力はVDD - VTN - ΔVにクランプされます。ここで、ΔVは非飽和状態のトランジスタにおける電圧降下（I×R）に相当します。図6の例の場合、クランプされたNMOSトランジスタの出力電圧は13.5Vです。残る2つのトランジスタのオン抵抗は、一般的には100Ω程度です。したがって、電流は13.5V/(1kΩ + 100Ω) = 12.27mAとなります。この電流により、NMOSトランジスタとPMOSトランジスタでは1.2Vの電圧降下が生じます。したがって、クランプ電圧は12.3Vになります。フォルト発生時の電流値は出力に接続された負荷によって決まり、VCLAMP/RLとなります。
Q. 故障保護に対応するマルチプレクサ／チャンネル・プロテクタは、電源が供給されていなくても機能するのでしょうか？
A. 電源が供給されていなかったり、瞬間的に遮断されたりした場合でも、故障保護に対応するマルチプレクサ／チャンネル・プロテクタは機能し続けます。VDDとVSSが0Vの場合、図7に示すようにすべてのトランジスタはオフになり、電流値は1nA未満のレベルになります。
Q. 「チャージ・インジェクション」とは何ですか？
A. アナログ・スイッチ／マルチプレクサにおけるチャージ・インジェクション（電荷注入）とは、スイッチを構成するNMOS/PMOSトランジスタに伴う浮遊容量によって生じるレベルの変化のことです。図8に示したのは、浮遊容量も含めてモデル化したアナログ・スイッチの構造です。図9にはその等価回路を示しました。アナログ・スイッチは、基本的に並列接続されたNMOSトランジスタとPMOSトランジスタで構成されています。それにより、バイポーラの入力信号でおなじみのバスタブ型の抵抗特性が得られます。等価回路には、チャージ・インジェクションの効果に寄与する主な寄生容量を示してあります。つまり、CGDN（NMOSトランジスタのゲート‐ドレイン間容量）とCGDP（PMOSトランジスタのゲート‐ドレイン間容量）の2つが重要な意味を持つということです。スイッチ／マルチプレクサで使用されるPMOSトランジスタのゲート‐ドレイン間容量は、NMOSトランジスタのゲート‐ドレイン間容量の2倍になります。両トランジスタのオン抵抗を同じ値に近づけるために、PMOSトランジスタはNMOSトランジスタの約2倍の面積で設計されるからです。つまり、市場に提供されている一般的なスイッチ製品では、PMOSトランジスタの浮遊容量の値はNMOSトランジスタの浮遊容量の約2倍になります。
スイッチがオンになった際、NMOSトランジスタのゲートには正の電圧、PMOSトランジスタのゲートには負の電圧が印加されています。ゲート‐ドレイン間の浮遊容量はマッチングしていないので、ドレインに注入される正と負の電荷量は等しくありません。結果として、スイッチの出力から放出される電荷が、負の方向の電圧スパイクとして現れます。アナログ・スイッチはオンの状態なので、その負の電荷はスイッチのオン抵抗（100Ω）を介して直ちに放電されます。図11のシミュレーション結果を見ると、その様子が5マイクロ秒の部分に現れています。続いてスイッチがオフになったときには、NMOSトランジスタのゲートには負の電圧、PMOSトランジスタのゲートには正の電圧が印加されています。それにより、スイッチの出力に電荷が追加されます。アナログ・スイッチはオフにしているので、注入された正の電荷の放電パスは高インピーダンス（100MΩ）の状態になっています。その結果、スイッチが再びオンになるまで、電荷が負荷容量に保存されます。図11のグラフを見ると、スイッチが25マイクロ秒のタイミングで再びオンになるまで、CLの電圧が（チャージ・インジェクションの結果として）170mVに保たれることがはっきりとわかります。スイッチがオンなると、同量の負の電荷が出力に注入され、CLの電圧は0Vに低下します。35マイクロ秒のタイミングでスイッチは再びオフになり、その後は上記のプロセスが周期的に繰り返されます。
なお、スイッチング周波数と負荷抵抗の値を下げると、スイッチの次の遷移までに、注入された電荷がリークによって放出されます。そのため、スイッチの出力には、正負の両方のグリッチが現れます（図12）。
Q. チャージ・インジェクションに関連する性能を改善するには、どうすればよいのでしょう？
A. 上述したとおり、チャージ・インジェクションの効果が生じるのは、NMOS/PMOSトランジスタにおけるゲート‐ドレイン間の寄生容量がマッチングしていないからです。したがって、それらをマッチングさせることができれば、チャージ・インジェクションの効果はゼロにはならないまでも、ほぼ抑えられます。アナログ・デバイセズのスイッチ／マルチプレクサ製品には、そのための工夫が盛り込まれています。具体的には、NMOSトランジスタのゲートとドレインの間にダミーのコンデンサを挿入することによってマッチングを実現しています（図13）。
残念ながら、寄生容量のマッチングを実現できるのは、特定の条件が成立する場合のみです。すなわち、両トランジスタのソース電圧が0Vの場合に限られます。なぜなら、寄生容量であるCGDNとCGDPの値は一定ではなく、ソース電圧に応じて変化するからです。NMOSトランジスタとPMOSトランジスタのソース電圧が変化すると、それぞれのチャンネルの深さも変動します。それに伴ってCGDNとCGDPの値も変化します。VSOURCEが0Vという条件の下でマッチングが得られるようにした場合、VSOURCEがそれ以外の値であるときのチャージ・インジェクションの効果が顕著になります。
なお、チャージ・インジェクションに関して、データシートでは通常、VSOURCEが0Vであることを条件としてマッチングについての規定を行っています。この条件下であれば、ほとんどのスイッチのチャージ・インジェクションは、最大で2pC～3pC程度というかなり良好な値を示します。しかし、VSOURCEがそれ以外の値である場合には、チャージ・インジェクションの効果が増大します。どの程度増大するかは個々の製品によって異なります。多くの製品では、チャージ・インジェクションの性能をソース電圧の関数として表すことができます。通常、そのグラフはデータシート中に掲載されています。
Q. 個々のアプリケーションにおいて、チャージ・インジェクションの効果を最小限に抑える方法を教えてください。
A. チャージ・インジェクションの影響は、固定の量の電荷注入に起因してスイッチの出力に現れます。具体的には、出力に電圧グリッチが生じます。グリッチの振幅は、スイッチの出力の負荷容量と、スイッチのターン・オン時間／ターン・オフ時間に依存します。負荷容量の値が大きいほど、電圧グリッチの振幅は小さくなります。Q = CV（V = Q/C）という式において、Qの値が固定であるためです。当然のことながら、負荷容量の値は必ず大きくできるとは限りません。負荷容量を大きくすると、チャンネルの帯域幅が狭くなるからです。ただ、オーディオ・アプリケーションでは、負荷容量を大きくすることは、ポップ・ノイズやクリック・ノイズを低減するための有効な手段として知られています。
スイッチの出力に現れるグリッチの振幅を抑えるための有効な手段はもう1つあります。それは、ターン・オン時間とターン・オフ時間が遅いスイッチを選択するというものです。その場合、固定量の電荷が長い時間をかけて注入／リークすることになります。その結果、グリッチの横幅（時間）は広くなりますが、振幅は小さくなります。この手法は、オーディオ用スイッチ製品では効果的なものとして使われています。例えば、「SSM2402/SSM2412」などの製品は、ターン・オン時間が10ミリ秒程度になるように設計されています。
もう1つ知っておいていただきたいことがあります。それは、チャージ・インジェクションの性能は、スイッチのオン抵抗に直接的に関係するということです。一般に、オン抵抗が小さいほど、チャージ・インジェクションの性能は低くなります。この傾向は、単純にトランジスタのサイズに依存して現れます。オン抵抗を小さくするには、NMOS/PMOSトランジスタの面積を大きくする必要があります。そうすると、CGDNとCGDPが増加します。そのため、アプリケーションによっては、チャージ・インジェクションを抑制するために、オン抵抗の値が大きいスイッチ／マルチプレクサ製品を選択することも視野に入れるべきかもしれません。
Q. スイッチ／マルチプレクサのチャージ・インジェクションの性能は、どのようにして評価すればよいのでしょう？
A. チャージ・インジェクションの性能を評価するための最も効率的な方法は、図14に示すようなものになります。すなわち、比較的高い周波数（10kHz以上）でスイッチをオン／オフし、その出力をオシロスコープで観測します（高インピーダンスのプローブを使用）。すると、図11に示したようなグラフが得られます。負荷に注入された電荷の量は、ΔVOUT×CLで求められます。ここで、ΔVOUTは出力パルスの振幅です。
