SHARC DSPのアーキテクチャ概要

スーパー・ハーバード・アーキテクチャ

アナログ・デバイセズの32ビットSHARC DSPは、汎用DSPの新しい標準となっています。アナログ・デバイセズのスーパー・ハーバード・アーキテクチャは、計算コアの性能、大きな内部デュアルポート型SRAM、I/Oスループットのバランスを重視して設計されています。このハーバード・アーキテクチャが「スーパー」と呼ばれる理由は、I/OプロセッサとI/Oバスを追加することによって、ハーバード・アーキテクチャのマイクロプロセッサに特有なデータ・メモリとプログラム・メモリの独立というコンセプトをさらに発展させているからです。

たとえば、ADSP-2106x SHARC DSPは、それぞれ4本のバスを使用して、コア、統合ペリフェラル、デュアルポート型内蔵メモリ内の演算ユニット間に高速通路を提供します。その結果、広範囲にわたるリアルタイムの組み込みアプリケーション用に優れたシステム性能が得られます。SHARCファミリーのメンバーは、32ビットの固定小数点データ型と32/40ビットの浮動小数点データ型（IEEE浮動小数点データを含む）について同レベルの優れた処理を行うことができるよう設計されています。この独自の機能によって、SHARC DSPは、多種多様な組込みシステムに最適です。

共通のアーキテクチャ機能

32/40ビットのIEEE浮動小数点値演算
64ビットの積と80ビットの累算値を持つ32ビットの固定小数点MAC
演算パイプラインなし。すべての計算はシングル・サイクル
循環バッファ・アドレッシングをハードウェアでサポート
32のアドレス・ポインタで32の循環バッファをサポート
ネストされた6レベルのゼロ・オーバーヘッド・ループをハードウェアで実現
豊富な代数アセンブリ言語構文
命令セットは、条件付き演算、ビット操作、除算と平方根、ビット・フィールドの保管と抽出をサポート
DMAによって、プロセッサの介入なしで、フル・クロック・レートでのゼロ・オーバーヘッド・バックグラウンド転送が可能

第1世代のSHARCプロセッサは、最大66MHz/198MFLOPSの性能を提供します。使いやすい命令セット・アーキテクチャは、32ビットの固定小数点と32/40ビットの浮動小数点のデータ・フォーマットに加え、大容量のメモリ・アレイを備えています。また、高性能の通信ポートがあるため、民生用オーディオ、医療用画像処理、軍用、工業、計測機器など、広範な並列信号処理アプリケーションに最適です。

第2世代のSHARCプロセッサは、シングル・インストラクション・マルチプルデータ（SIMD）アーキテクチャの採用によって、信号処理性能を2倍に向上しました（100MHz/600MFLOPS）。このハードウェア拡張により、システム・プログラマが利用できる演算リソースも2倍になりました。第2世代製品は乗算器、ALU、シフタ、データ・レジスタ・ファイルを2つずつ内蔵しているため、システム全体の性能が大幅に向上します。この性能を効率的に利用できるマルチチャンネル信号処理関連アルゴリズムを要する民生、自動車、プロ用オーディオに特に適しています。

新しい第3 世代のSHARCプロセッサは、コア性能を業界最高の400MHz/2.4GFLOPSに高める拡張SIMDアーキテクチャをベースとしています。第3世代のSHARCオーディオ・プロセッサは、マルチチャンネル・オーディオ・サラウンドサウンド・デコーダおよびポストプロセッシング・アルゴリズム、S/PDIFトランスミッタ／レシーバ、高性能の非同期サンプル・レート変換、PWMチャンネル、コード・セキュリティ、自動車でデジタル・データを保護するためのDTCP暗号化などの高度に集積化されたオンチップの周辺機能を特長としています。

参考資料

初心者のためのデジタル信号処理ガイド