ADSP-21061

不推荐用于新设计

50 MHz、150 MFLOPS、5v、浮点SHARC

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产品详情

  • 50MHz (20ns instruction rate) SISD SHARC Core
  • 150MFLOPs peak performance
  • Code compatible with all SHARC processors
  • Supports IEEE-compatible 32-bit floating-point, 40-bit floating point, and 32-bit fixed point math
  • 1Mbit of on-chip dual-ported SRAM
  • Glueless connection for scalable DSP multiprocessing
  • Two synchronous serial ports with independent transmit and receive functions
  • 6 Channel DMA controller
  • Host Processor Interface
ADSP-21061
50 MHz、150 MFLOPS、5v、浮点SHARC
ADSP-21061 Functional Block Diagram
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参考资料

数据手册 1

用户手册 1

应用笔记 40

处理器手册 2

集成电路异常 1

旧模拟器手册 2

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