AD6688
推荐新设计使用RF 分集和 1.2GHz BW 观察接收器
- 产品模型
- 2
产品详情
- JESD204B（子类 1）编码串行数字输出
- 支持每线高达 16 Gbps 的线速
- 3 GSPS 时每通道的总功率为 1.7 W（默认设置）
- −2 dBFS 幅度、2.6 GHz 输入时的性能
- SFDR = 70 dBFS
- NSD = −148.0 dBFS/Hz
- −9 dBFS 幅度、2.6 GHz 输入时的性能
- SFDR = 75 dBFS
- NSD = −151.4 dBFS/Hz
- 集成式输入缓冲器
- 噪声密度 = −152.0 dBFS/Hz
- 0.975 V、1.9 V 和 2.5 V 直流电源供电
- 9 GHz 模拟输入全功率带宽 (−3 dB)
- 用于高效 AGC 实施的幅度检测位
- 每个通道具有 2 个集成式宽带数字处理器
- 48 位 NCO
- 4 个级联半带滤波器
- 相位相干 NCO 切换
- 提供多达 4 个通道
- 串口控制
- 具有除以 2 和除以 4 选项的整数时钟
- 灵活的 JESD204B 线配置
- 片內抖动
AD6688 是一款 1.2 GHz 带宽、混合信号、直接射频 (RF) 采样接收器。它包括两个 14 位 3.0 GSPS 模数转换器 (ADC) 以及众多由四个宽带数字下变频器 (DDC) 组成的数字信号处理模块。AD6688 具有片内缓冲器和采样保持电路，确保实现较低的功耗、较小的封装尺寸和出色的易用性。该产品经过专门设计，支持那些可对高达 5 GHz 带宽的模拟信号进行直接采样的通信应用场合。ADC 输入的 3 dB 带宽大于 9 GHz。AD6688 经过了全面优化，采用小巧紧凑的封装，可以提供宽泛的输入带宽、快速的采样速率、卓越的线性度以及较低的功耗。
双通道 ADC 内核采用具有集成式输出纠错逻辑的多级差分流水线架构。每个 ADC 都配备了宽泛的带宽输入，支持各种用户可选的输入范围。集成基准电压源简化了设计考虑事项。模拟输入和时钟信号是差分输入。ADC 数据输出通过交叉复用器从内部连接到四个 DDC。每个 DDC 包括多达五个级联信号处理级：48 位数控振荡器 (NCO) 以及多达四个半带抽取滤波器。NCO 允许在通用输入/输出 (GPIO) 引脚上选择预置频段（最多可以选择三个频段）。通过 SPI 可编程配置文件，可以在多个 DDC 模式之间选择 AD6688 的操作。
除了 DDC 模块外，AD6688 还配备了其他多种功能以简化通信接收器中的自动增益控制 (AGC) 功能。通过使用 ADC 的寄存器 0x0245 中的快速检测控制位，可编程阈值检测器可以监测传入信号的功率。如果输入信号电平超过可编程阈值，快速检测指示器会变高。由于此阈值指示器具有较低的延迟，用户可以迅速调低系统增益，从而避免 ADC 输入处出现超范围状态。除了快速检测输出功能外，AD6688 还具有信号监测能力。信号监测模块提供正由 ADC 数字化的信号的附加信息。
用户可以根据 DDC 配置和接收逻辑器件的可接受线速，在各种单线、双线、四线和六线配置中配置基于子类 1 JESD204B 的高速串行化输出。此外，还通过 SYSREF± 和 SYNCINB± 输入引脚支持多器件同步。
AD6688 还提供了灵活的功耗减低选项，可以在必要时大幅度降低功耗。所有这些功能均可通过一个 3 线串口接口 (SPI) 进行编程。
AD6688 提供不含铅的 196 球状引脚 BGA 封装，可以在 −40°C 至 +85°C 的环境温度范围内工作。
产品亮点
- 宽泛的全功率带宽支持对高达 9GHz（-3dB 点）的信号进行 IF 采样。
- 四个集成宽带抽取滤波器和 NCO 模块支持多频段接收器。
- 通过 GPIO 引脚进行快速的 NCO 切换
- 灵活的 SPI 接口控制多种不同的产品特性和功能，以满足特定的系统要求。
- 可编程的快速超范围检测和信号监测。
- 用于系统热量管理的片内温度二极管。
- 12mm x 12mm 196 引脚 BGA 封装
应用
- 分集多频段、多模数字接收器
- 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE、LTE-A
- DOCSIS 3.0 CMTS 上行接收路径
- HFC 数字反向路径接收器
参考资料
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| AD6688BBPZ-3000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) | ||
| AD6688BBPZRL-3000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) |
这是最新版本的数据手册
软件资源
Evaluation Software 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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硬件生态系统
| 部分模型 | 产品周期 | 描述 |
|---|---|---|
| 时钟产生器件 4 | ||
| LTC6951 | 最后购买期限 | 具集成型 VCO 的超低抖动、多输出时钟合成器 |
| LTC6952 | 最后购买期限 | 具有 11 个输出并支持 JESD204B / JESD204C 协议的超低抖动、4.5GHz PLL |
| HMC7044 | 推荐新设计使用 | 带JESD204B接口的高性能、3.2 GHz、14路输出抖动衰减器 |
| AD9528 | 推荐新设计使用 | 提供14路LVDS/HSTL输出的JESD204B/JESD204C时钟发生器 |
| 时钟分配器件 3 | ||
| LTC6955 | 最后购买期限 | 超低抖动 7.5GHz 11 输出扇出缓冲器系列 |
| LTC6953 | 最后购买期限 | 具有 11 个输出并支持 JESD204B/JESD204C 协议的超低抖动、4.5GHz 时钟分配器 |
| HMC7043 | 推荐新设计使用 |
高性能、3.2 GHz、14输出扇出缓冲器 |
工具及仿真模型
设计工具 1
ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
打开工具IBIS 模型 1
S-参数 1
LTspice®是一款强大高效的免费仿真软件、原理图采集和波形观测器，为改善模拟电路的仿真提供增强功能和模型。
评估套件
基于FPGA的数据采集套件
资料
AD6688 评估板