高速データコンバータ用の回路図とレイアウトのガイドライン

2005年08月17日

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要約

このアプリケーションノートでは、IFおよびベースバンドのアプリケーションにおいて一般に使用されている高速アナログ-ディジタルコンバータ(ADC)のための正しいレイアウト手法、部品の選択、および配置について説明します。ここでは、ガイドラインの例として、高分解能の高速データコンバータファミリであるMAX12553、MAX12554、およびMAX12555を使用し、部品の選択と配置に加えて、最適化された回路図、適正な高速レイアウト手法、バイパスとデカップリングのヒント、および熱管理ガイドラインを利用することができるようにしています。

はじめに

このアプリケーションノートでは、高速データコンバータ用の回路図とレイアウトの提案のための簡潔なリソースを示しています。これは、部品と評価基板キットのデータシートに記載されている回路図とプリント基板のレイアウト情報を補足するものです。ユーザは、具体的なアプリケーションを検討し、利用可能なこれらのすべてのリソースをレビューして、目的のアプリケーションでデバイス性能を最適化する必要があります。ここでは、マキシムの14ビットのアナログ-ディジタルコンバータ(ADC)である、MAX12553、MAX12554、およびMAX12555を例として使用します。これらの製品は、それぞれ65Msps/80Msps/95Mspsのサンプリングレートに合わせて最適化されており、IFとベースバンドのすべてのアプリケーションを対象としています。

このアプリケーションノートは、｢一般的な提案｣、｢回路図の提案｣、および｢レイアウトの提案｣という3つの項に分かれています。｢一般的な提案｣の項では、アプリケーション内で全体的なデバイスの最高性能を実現するための設計実践例の概要を示します。この項では、デバイス周辺の外付け部品の配置という一般的な観点での最適配置について記述します。物理的なプリント基板そのものに関する提案も示します。｢回路図の提案｣の項では、最も重要で高感度のデバイス端子に対する推奨部品値を示します。最後に、｢レイアウトの提案｣の項では、デバイス周辺の部品配置の推奨事項について詳述し、どの外付け部品を最上層または最下層に配置すべきかを明確にします。また、プリント基板に関する追加情報を提供します。

ピン配列の説明については図1を、このADCファミリの端子説明については表1を参照してください。評価(EV)キットには、シングルエンドまたは差動クロック、シングルエンドまたは差動クロックアナログ入力、内部/外部リファレンスなどに対応する複数のオプションが含まれています。このため、EVキットの回路図(図2と図3)は、通常のアプリケーションで使用される範囲を超えた、多くの外付け部品と構成に対処しています。最後に、図4と図5で、EVキットの最上層と最下層のシルクスクリーンと部品配置を示しています。

図1. MAX12553、MAX12554、およびMAX12555のピン配列

表1. 端子説明

PIN	NAME	FUNCTION
1	REFP	Positive Reference I/O. The full-scale analog input range is ±(V_REFP-V_REFN) x 2/3. Bypass REFP to GND with a 0.1µF capacitor. Connect a 1µF capacitor in parallel with a 10µF capacitor between REFP and REFN. Place the 1µF REFP to REFN capacitor as close to the device as possible on the same side of the PC board.
2	REFN	Negative Reference I/O. The full-scale analog input range is ±(V_REFP-V_REFN) x 2/3. Bypass REFN to GND with a 0.1µF capacitor. Connect a 1µF capacitor in parallel with a 10µF capacitor between REFP and REFN. Place the 1µF REFP to REFN capacitor as close to the device as possible on the same side of the PC Board.
3	COM	Common-Mode Voltage I/O. Bypass COM to GND with a 2.2µF capacitor. Place the 2.2µF COM to GND capacitor as close to the device as possible. This 2.2µF capacitor can be placed on the opposite side of the PCB and connected to the MAX12553 through a via.
4, 7, 16, 35	GND	Ground. Connect all ground pins and EP together.
5	INP	Positive Analog Input.
6	INN	Negative Analog Input.
8	DCE	Duty-Cycle Equalizer Input. Connect DCE low (GND) to disable the internal duty-cycle equalizer. Connect DCE high (OV_DD or V_DD) to enable the internal duty-cycle equalizer.
9	CLKN	Negative Clock Input. In differential clock input mode (CLKTYP = OV_DD or V_DD), connect the differential clock signal between CLKP and CLKN. In single-ended clock mode (CLKTYP = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND.
10	CLKP	Positive Clock Input. In differential clock input mode (CLKTYP = OV_DD or V_DD), connect the differential clock signal between CLKP and CLKN. In single-ended clock mode (CLKTYP = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND.
11	CLKTYP	Clock Type Definition Input. Connect CLKTYP to GND to define the single-ended clock input. Connect CLKTYP to OV_DD or V_DD to define the differential clock input.
12-15, 36	V_DD	Analog Power Input. Connect V_DD to a 3.15V to 3.60V power supply. Bypass V_DD to GND with a parallel capacitor combination of >2.2µF and 0.1µF. Connect all V_DD pins to the same potential.
17, 34	OV_DD	Output-Driver Power Input. Connect OV_DD to a 1.7V to V_DD power supply. Bypass OV_DD to GND with a parallel capacitor combination of >2.2µF and 0.1µF.
18	DOR	Data Out-of-Range Indicator. The DOR digital output indicates when the analog input voltage is out of range. When DOR is high, the analog input is beyond its full-scale range. When DOR is low, the analog input is within its full-scale range.
19	D13	CMOS Digital Output, Bit 13 (MSB)
20	D12	CMOS Digital Output, Bit 12
21	D11	CMOS Digital Output, Bit 11
22	D10	CMOS Digital Output, Bit 10
23	D9	CMOS Digital Output, Bit 9
24	D8	CMOS Digital Output, Bit 8
25	D7	CMOS Digital Output, Bit 7
26	D6	CMOS Digital Output, Bit 6
27	D5	CMOS Digital Output, Bit 5
28	D4	CMOS Digital Output, Bit 4
29	D3	CMOS Digital Output, Bit 3
30	D2	CMOS Digital Output, Bit 2
31	D1	CMOS Digital Output, Bit 1
32	D0	CMOS Digital Output, Bit 0 (LSB)
33	DAV	Data-Valid Output. DAV is a single-ended version of the input clock that is compensated to correct for any input clock duty-cycle variations. DAV is typically used to latch the MAX12553 output data into an external back-end digital circuit.
37	PD	Power-Down Input. Force PD high for power-down mode. Force PD low for normal operation.
38	REFOUT	Internal Reference Voltage Output. For internal reference operation, connect REFOUT directly to REFIN or use a resistive divider from REFOUT to set the voltage at REFIN. Bypass REFOUT to GND with a >0.1µF capacitor.
39	REFIN	Reference Input. In internal reference mode and buffered external reference mode, bypass REFIN to GND with a >0.1µF capacitor. In these modes V_REFP - V_REFN = VREFIN x 3/4. For unbuffered external reference-mode operation, connect REFIN to GND.
40	G/ /T\	Output Format Select Input. Connect G/ /T\ to GND for the Two's complement digital output format. Connect G/ /T\ to OV_DD or V_DD for the Gray code digital-output format.
-	EP	Exposed Paddle. The MAX12553 relies on the exposed paddle connection for a low-inductance ground connection. Connect EP to GND to achieve specified performance. Use multiple vias to connect the top-side PCB ground plane to the bottom-side PCB ground plane.

一般的な提案

一般的に、ソリッドグランドプレーンと電源プレーンを備えた多層基板は、最高レベルの信号の完全性を実現します。
MAX12553、MAX12554、およびMAX12555は、エクスポーズドパッドにソリッドグランドプレーンを接続するなど、高速基板レイアウトの設計手法を必要とします。
全面的にベタにし、空隙を最小限に抑えることで、MAX12553、MAX12554、およびMAX12555のアナログ側における中間層のグランドプレーンの完全性が維持されます。ビアを互い違いに配置したり、非常に小さなビア間隔を使用したりして、空隙を最小限に抑えます。また、重要な部品、特に、ピン1とピン2上のREFコンデンサ、ピン3のCOMバイパス、およびアナログ入力ピン5と6の周辺にある重要な小型コンデンサの下には、ソリッドグランドを確保します。
各入力と出力の信号を、特定の層配置に制限します(たとえばすべてのアナログ入力をレイヤXに、すべてのディジタル出力をレイヤYに、すべてのクロックをレイヤZに制限します)。次に、各層を2つのソリッドグランドプレーンの間に、またはマイクロストリップとして閉じ込めるようにします。
グランドトレースに向かい合わせて電源プレーンを使用して、これらの信号におけるインダクタンスを最小限に抑え、また全体的なノイズを最小限に抑えます。パワートレースを使用する場合、物理的に幅を広くして、IRの降下とインダクタンスを最小限に抑える必要があります。
GNDおよびV_DD (電源接続)には、複数の18milドリルサイズのビアをお勧めします。
MAX12553、MAX12554、およびMAX12555のGNDとエクスポーズドパッド(EP)はすべて、同じグランドプレーンに接続する必要があります。MAX12553、MAX12554、およびMAX12555は、EP接続に依存して低インダクタンスのグランド接続を達成しています(指定されたグランド層への複数のビアを使用)。必要なビアの数は、穴のサイズによって決まります。ガイドラインとして、5 x 5 (合計25)マトリクスの13milビアを使用します。少なくとも12milのビアが必要です。
MAX12553、MAX12554、およびMAX12555の内外で最も重要な接続は、アナログ入力、リファレンスピン、クロック、およびディジタル出力トレースと考えられます。最も重要なピンは、1、2、3、5、6、9、10、38、および39です。
ADCのまわりに重要なバイパスコンデンサを接続しているトレースは、抵抗とインダクタンスを最小限に抑えるため、できるだけ幅を広くする必要があります。トレース幅は10mil以上を推奨します。部品が直接グランドプレーン上に配置されていない場合、グランドトレースはできるだけ幅を広くする必要があります。これには、PCB設計で使用するすべてのグランドサーマルが含まれます。
サーマルを使用してバイパスコンデンサをGNDに接続する場合には、コンデンサごとに2つのサーマルと、各サーマルのGND側のビアを使用してインダクタンスを最小限に抑えます。
高速ディジタル信号トレースは、高感度のアナログトレース、クロックトレース、およびREFP (ピン1)とREFN (ピン2)から離して配線します。
すべての信号ライン(REFPとREFNを含む)を短くして、直角に曲がる部分がないようにします。
必ず、差動アナログ入力ネットワークのレイアウトを対称とし、またすべての寄生が等しくバランスを保つようにします。
すべてのバイパスコンデンサをできるだけデバイスの近く(できればADCと同じPCB側)に配置します。このとき、表面実装デバイスを使用して、インダクタンスを制限します(後の｢レイアウトの提案｣の項で詳述します)。
一般に、GNDバイパスビアのドリルサイズはすべて18milになるようにします。
このデバイスで最適な性能を得るためには、アナログとディジタルで個別の電源が必要です。
MAX12553、MAX12554、およびMAX12555は、クロック入力に対して、差動またはシングルエンド信号のいずれにも対応可能です。
MAX12553、MAX12554、およびMAX12555は、差動またはシングルエンドのアナログ入力信号を受け入れます。最適な性能は差動信号によって得られます。
デバイスのEPは、そのデバイスのメイングランドとして働きます。したがって、指定のグランドプレーンに正しく取り付ける必要があります。
ADC回路と、基板に含まれる可能性のあるその他の隣接する回路の間にグランドの｢島｣を使用します。たとえば、複数のADCをシングル基板上で使用する場合、ADCの間のグランドプレーンを用いて関連回路を分離します。

回路の提案

(図2と図3を参照してください)

(ピン1、REFP)：基板の上面で高周波(最大1.0μF)セラミックコンデンサを使用して、REFPをGNDにバイパスします。すべてのREFPトレースを短くします。
(ピン2、REFN)：基板の上面で高周波(最大1.0μF)セラミックコンデンサを使用して、REFNをGNDにバイパスします。すべてのREFNトレースを短くします。
(ピン1、REFPおよびピン2、REFN)：REFPとREFNの間の10μF高周波セラミックコンデンサと並列に、1μF高周波セラミックコンデンサを接続します。ピン1とピン2に接続されたコンデンサはすべて、最適な高周波品質を備えている必要があります。
(ピン3、COM)：最適な2.2μF高周波セラミックコンデンサを使用して、COMをGNDにバイパスします。
(ピン5、INPおよびピン6、INN)：全体的に最高のAC性能を実現するには、アプリケーションに応じて、5.6pf～12pfの値を持つシャントコンデンサを、これらのピンとグランドの間に接続する必要があります。これらの値のコンデンサは、ADCを駆動するあらゆるアンチエイリアシングフィルタの共振回路内に組み込むことが可能で、基板の上面に配置する必要があります。
(ピン12～15と36、V_DD)：最適な2.2μF高周波セラミックコンデンサと並列に、0.1μF高周波セラミックコンデンサを用いて、V_DDをGNDにバイパスします。
(ピン17と34、OV_DD)：最適な2.2μF未満の高周波セラミックコンデンサと並列に、0.1μF高周波セラミックコンデンサを用いて、OV_DDをGNDにバイパスします。
(ピン19～32、D13～D0)：データ出力ピンとそれぞれの負荷の間に直列抵抗を接続します。これらの抵抗は、出力ロジックドライバからの高周波エッジ電流が内部チップのGNDに流入することを制限します。負荷容量と組み合わせるときは、約1nsのRC時定数が得られるような値を選択します。マキシムは、超小型で安価な抵抗アレイ(一般的には、1つの連続したブロック内に構成された複数の0402抵抗)を使用します。EVキットの、｢Panasonic part # EXB-2HV-221J｣を参照してください。
(ピン38、REFOUT)：内部リファレンス動作のため、REFOUTを直接REFINに接続するか、REFOUTで抵抗分圧器を使用して、REFINにて電圧を設定します。最適な0.1μF以下の高周波セラミックコンデンサを用いて、REFOUTをGNDにバイパスします。
(ピン39、REFIN)：内部リファレンスモードまたはバッファ付き外部リファレンスモードでは、最適な0.1μF以下の高周波セラミックコンデンサを用いて、REFINをGNDにバイパスします。バッファなしの外部リファレンスモードの動作の場合には、REFINをGNDに接続します。

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図2. EVキットのデバイスの回路図

図3. EVキットのアナログ部分の回路図
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図3. EVキットのアナログ部分の回路図

レイアウトの提案

(図4と図5を参照してください)

MAX12553、MAX12554、およびMAX12555をプリント基板の上面に配置します。
次に、ピン1と2の間に1μFのコンデンサを配置します。このコンデンサは、基板の上面の、これらのピンのできるだけ近くに配置する必要があります。REFとREFN (ピン1と2)の両端に接続する1μFのコンデンサは、製造公差の範囲内で、できるだけDUTの近くに配置する必要があります。
次に、ピン1からグランドに、またピン2からグランドに、バイパスコンデンサを配置します。これらのコンデンサは、共有の1μFコンデンサのできるだけ近くに隣り合わせて配置する必要があります。また、ビアを使用して、これらのコンデンサのGND端を指定のアナロググランド層に接続する必要があります(デバイスのEPにも接続する必要があります)。層2にグランドプレーンがある場合、このプレーンは、これら3つの製品の下で拡大して、ピン1と2へのインダクタンスを低減する必要があります。REFPとREFNのグランドビア用として、マキシムは、18milのドリル径を使用しています。これは、めっきを考慮して3mil分大きくしてあります。最終的な穴のサイズは約15milになります。
次に、10μFのコンデンサをピン1と2の間に配置します。最上層でこのコンデンサ用に十分なスペースが利用できない場合、EVキットで行われているとおり、ビアを使用して信号を通過させて、基板の底部に10μFのコンデンサを組み込むことができます。このコンデンサをデバイス端子に接続しているトレースの全体の長さを最小限にします。
ピン1と2の間の往復のトレースの長さは、短く、同一にする必要があります。もう一度述べますが、これらは対称で、同じ長さでなければなりません。
次に、ピン3からGNDの間に、2.2μFコンデンサをできるだけデバイスの近くに配置します。このコンデンサは、必要であれば、13milのビアを使用してピン3に接続することで、基板の底部に配置することができます。トレースは、短くしておく必要があります。
すべてのGNDピン(ピン4、7、16、および35)は、トレースを使用して、物理的にMAX12553、MAX12554、およびMAX12555の真下の銅に配置する必要があります。
MAX12553、MAX12554、およびMAX12555のEPは、指定のグランドプレーン(できれば層2)に正しく接続することが必須です。これは、十分な数のビアを使用してインダクタンスを最小限に抑えることによってのみ実現可能です(ビアの数は穴のサイズによって決まります)。ガイドラインとして、5 x 5 (合計25)マトリクスの13milビアを使用することをお勧めします。少なくとも12milが必要です。
アナログ入力回路は、バランスを保つ必要があります。つまり、駆動源(アンプやフィルタなど)から差動入力までのトレース長が同じでなければならないということであり、また、すべての寄生が等しくバランスを保てるように部品の配置が互いに対称でなければならないということです。これらのラインは、インダクタンスとピックアップを最小限に抑えるため、短くする必要があります。
アナログ入力ピン5と6を基板の上面にあるデバイス端子に近づけて配置することによって、アナログ入力ピン5と6上のシャントコンデンサのトレースの長さを最小にします。
1つの層(できれば層2)をソリッドアナロググランドとして使用してください。この層に、推奨するビアアレイを用いてMAX12553、MAX12554、およびMAX12555のEPを接続します。
クロックの提案(ピン9とピン10) クロック入力は、アナログ入力やリファレンスピンと同じぐらい高感度です。クロックラインは、アナログ信号ラインと同じように取り扱ってください。クロックラインは、あらゆるディジタル出力信号の近くを通らないようにしてください。複数のADCを基板上で使用する場合は、クロックラインのペアを分離して、他のADC部分からのノイズと信号のピックアップを最小限に抑えます。クロック信号は、データ出力ラインと同じ層に存在しないようにします。同じ層に存在するような場合は、2つの信号タイプの間に比較的大きな物理的距離を保ち、2つの信号タイプの間にGNDをルーティングすることによって、カップリングが生じる可能性をすべて排除するようにしてください。
差動クロック入力の場合、標準値の1.4VP-Pをお勧めします。この値を使用すると、これらのデバイスの特性を明確に示すことができるからです。ただし、最も重要なのは、ピークトゥピーク入力のクロック信号スイングではなく、急速な立上りと立下りの時間を実現するスルーレートです。また、内部の差動アンプによって、利得が得られると同時に、信号の波形を直角にすることができます。EVキット上では、センタータップ付きのトランスを使用することでクロック入力を増大して急速な立上りと立下りの時間を確保し、次にダイオードを使用して振幅を1.4VP-Pに制限します。シングルエンドのクロックの場合、エッジを鋭くする必要があります。このとき、最大と最小の電圧はデータシートに規定されており、ハイロジックレベルでは最小0.8V_DD、ローロジックレベルでは最大0.2V_DDとなります。クロックのコモンモードの電圧(1/2V_DD)は内部で供給されます。推奨するインタフェース回路/ドライバのロジックについては、入力CMOS、LVPECL、およびLVDSなどのロジックファミリがすべて、クロック入力の駆動に使用可能です。高周波の入力信号を備えた要求の厳しいほとんどのアプリケーションについては、MAX9320 PECLバッファなどの超高速LVPECLクロック分配をお勧めします。
(ピン12～15と36、V_DD)：最適配置は、0.1μFのバイパスコンデンサをデバイス端子のすぐ隣に配置することです。
(ピン17と34、OV_DD)：最適配置は、0.1μFのバイパスコンデンサをデバイス端子のすぐ隣に配置することです。
データライン(ピン19～32)：出力データピンのため、ADCからバッファまたは負荷ICまでのトレースを短くなるようにしてください。最適な性能を確保するため、直列の抵抗をADCの極めて近くに配置し、負荷容量の合計が10pFとなるようにします。最適なAC性能を実現するには、MAX12553、MAX12554、およびMAX12555のEPのグランドに戻るソリッドグランドプレーンがバッファまたは負荷ICに存在することが極めて重要になります。データラインを最上層または最下層にルーティングした場合(マイクロストリップ技法)、効果的な伝送ラインを形成するためには、隣接する層がグランドプレーンであることが必要です。データラインを中間層にルーティングした場合(ストリップライン技法)、効果的な伝送ラインを形成するためには、隣接する層のいずれもがグランド電位であることが必要です。ディジタル信号出力が、完全に1つのバス内に配置されるように制限し、電流の帰路を制御します。また、データラインを中間層にルーティングした場合、おそらくビアを互い違いに配置することによって、MAX12553、MAX12554、およびMAX12555とディジタル負荷の間の、グランドプレーンの空隙(ディジタル信号ビアによって生成される)を最小限に抑えます。
REFOUTとREFIN (ピン38と39)へのバイパスコンデンサは、短いトレースを使用してデバイス端子の近くに配置し、デバイスのグランドプレーンに直接接地することが必要です。