マルチチップ同期機能を活用し、広帯域対応のDAC/ADCをデタミニスティックな位相で起動する

はじめに

広帯域に対応するD/Aコンバータ（DAC）、A/Dコンバータ（ADC）、複数のDSPブロックを集積したモノリシックICは、既に数多く製品化されています。このような構成にすることで、消費電力の多いFPGAリソースのオフロードを実現できます。また、フットプリントの低減、消費電力の削減、チャンネル数の増加にも対応可能になります。その結果、従来よりも高速なサンプリングに対応できるプラットフォームを実現することが可能になります。現在では、そうしたICに新たなマルチチップ同期（MCS：Multichip Synchronization）アルゴリズムが組み込まれるようになりました。この機能を使用すれば、システムの電源を投入した際、あるいはシステムのソフトウェアを変更した際に、すべてのチャンネルをデタミニスティックな位相（既知の位相）で動作させられます。ただ、これらのICに接続されたフロント・エンド回路の入出力において全チャンネルの同期を実現するためには、システム・レベルのキャリブレーション用アルゴリズムが必要になります。それでも、全チャンネルのデタミニスティックな位相を実現できれば、そのアルゴリズムを簡素化することが可能になります。筆者らは、16チャンネルのレシーバー／トランスミッタとして機能するプラットフォームを使用してMCS機能の実証実験を実施しました。本稿では、その結果を紹介します。なお、そのプラットフォームは、複数のデジタイザIC（以降、MxFEとも表記します）、クロック源、デジタル・インターフェースで構成されています。

システムのブロック図

図1に示したのは、MCS機能の実証実験に使用したシステム（プラットフォーム）のブロック図です。ご覧のように、このシステムは、DAC/ADC/DSPを集積した4個のMxFE^™ IC「AD9081」を使って構成しました。AD9081は、12GSPSのDACを4個、4GSPSのADCを4個、デジタル・アップ・コンバータ（DUC）を12個、デジタル・ダウン・コンバータ（DDC）を12個搭載しています。DUCとDDCは、デジタル領域における周波数変換やインターポレーション／デシメーションに使用されます。システムのボードには、周波数が500MHzの単一のリファレンス・クロックを供給します。そして、クロック・バッファIC「HMC7043」を使用し、MCS機能に必要なシステム・リファレンス信号（SYSREF）と、ベースバンド・プロセッサ（BBP：Baseband Processor）のデジタル・インターフェースに必要なクロックを生成します。また、このシステムは、4つの独立したフェーズ・ロック・ループ（PLL）シンセサイザ「ADF4371」も搭載しています。これらにより、共通のリファレンス・クロックを基に各デジタイザIC用のクロックを生成するために使用する12GHzのクロック源を構成します。各デジタイザICの入出力部には、RFフロント・エンドが接続されています。それらによりフィルタリング／増幅が施され、必要な信号が生成されます。得られた信号は、エッジローンチ型のRFコネクタを介して入出力されます。電源についても、完全な分配ソリューションが実装されています。システムに必要なすべての電圧は、12Vの単一電源を基に生成することが可能です。送信側（Tx）の信号はすべてボードの裏面を伝搬するようにし、受信側（Rx）の信号はすべてボードの表面を伝搬するようにします。このようにすることで、チャンネル間の分離を最適化しました。

サブアレイのクロック・ツリー構造

図1に示すように、サブアレイのクロック・ツリーとしては、まず500MHzのリファレンス・クロック源を2つに分割する構成をとっています。それらのうち一方が、4個の独立したPLLシンセサイザICのリファレンス入力に送信されます。もう一方は、10dBで結合／増幅されてクロック・バッファICに入力されます。このクロック・バッファICは、デジタル・インターフェースで使用するSYSREFとBBP用のクロックの生成を担います。クロック・ツリーは、以下の3つを達成することを目的としています。

• 各チャンネルの SYSREF に異なる遅延が生じることを許容しつつ、IC 間のパターン長の不一致が原因で生じる差も補正できるようにします。
• 各 PLL ／シンセサイザの位相を個別に調整し、各デジタイザIC のクロック源の間の同期を確保します。また、システム内にどのような温度勾配が生じた場合でも補正できるようにします。
• デジタイザ IC に必要なセットアップ時間／ホールド時間の要件を達成できるようにします。

クロック・ツリーで使用するICとしては、デジタル遅延ブロックやアナログ遅延ブロックを内蔵するものを選択しました。それらにより、基板レイアウト上の様々な問題をソフトウェア／ハードウェアで修正できることを実証します。最終的には、同一のサンプリング・クロック・サイクル内に、SYSREFを必要とするすべてのICに同クロックを供給可能なクロック・ツリーを実現します。

BBP向けのデジタル・インターフェース

各デジタイザICは、BBPとの接続を実現するためのものとして、JESD204BまたはJESD204Cに準拠したデジタル・リンク・インターフェースを備えています^1、2。このインターフェースは、物理的なパターンを介してBBPとの間でADC/DACのコードを送受信する役割を担います。各インターフェースで使用する差動SERDES（Serializer/Deserializer）のパターン対の数を、このリンクのレーン数（L）と呼びます。ここで、リンクを介して送信されるコンバータの分解能（ビット数）をN'で表すことにします。また、チャネライズされたデータ・パスの数（仮想コンバータ）をMと表記することにしましょう。本稿では、DAC側がM= 16、N' = 16、L = 4のJESD204Cリンク、ADC側がM = 8、N' = 16、L = 2のJESD204Cリンクを使用した場合の結果を示します。

デジタイザICとBBPの間におけるデータ伝送レートのことをレーン・レートと呼びます。ICがDDC/DUCのDSPブロックを備えていることから、デジタイザのデータは物理的なレーンを介して送信するデータ・レートとは異なるレートでサンプリングすることができます。レーン・レートは、各データ・パスにおいてデジタル・デシメーション／インターポレーションを実行して得られたデータ・レートに依存します。この実験では、I/Q（同相／直交）のデータ・レートを250MSPSに設定しました。JESD204Cのインターフェースにおいて、レーン・レートは次式により定義されます。

一方、JESD204Bのインターフェースにおけるレーン・レートは、次式によって決まります。

本稿で示す実験結果は、ADC側、DAC側共に、JESD204Cのリンクで16.5Gbpsのレーン・レートを使用した場合のものです。

JESD204B/JESD204Cの各リンクについては、異なるサブクラスを選択することができます。それらのサブクラスは、デタミニスティックな遅延（マルチチップ同期）が必要であるか否かという観点から分類されています。本稿では、JESD204Cのサブクラス1を使用した場合のデータを示します。そのためには、SYSREFを利用し、システム内の複数のリンクを介して送信する一部のデジタル・データをアラインします（位相をそろえます）。JESD204Cのサブクラス1では、ローカル拡張マルチブロック・クロック（LEMC：Local Extended Multiblock Clock）をアラインするためにSYSREFを使用します。LEMCは、次式で表されるレートで送信を行います。

ここで、Fは1つのレーンに含まれるJESD204フレームあたりのオクテット数です。一方、Kはマルチフレームあたりのフレーム数です。実験では、F = 8、K = 32であることから、LEMCのレートを7.8125MSPSに設定しました。MCS機能のルーチンを完遂するためには、様々なRF周波数（LEMCのレートの非整数倍）において、電源を投入した際にデタミニスティックな位相を実現できることを実証する必要があります。したがって、LEMCのレートに関するこの知識は重要な意味を持ちます。

MCSの方法

図1のシステムの場合、MCS回路は広帯域対応のADC/DACと共にICに集積されています。同回路により、ICのDSPブロック（DUC/DDC）が使用中であっても、送受信用の全RFチャンネルにおいて、電源投入時のデタミニスティックな位相を実現することができます。このような機能を備えていることから、ユーザは、工場でのキャリブレーション時にルックアップ・テーブル（LUT）に対する書き込みが行えます。そのため、オペレーション上のダウンタイムを最小限に抑えることが可能になります。MCS機能が有効であることを実証するためには、RF周波数や温度勾配を変化させたり、システムの電源を再投入したりしても、システム内の全チャンネルにわたってデタミニスティックな位相が実現されることを確認する必要があります。

図1に示すように、デジタイザICはADC/DACに加えて12個のDUCブロックと12個のDDCブロックも内蔵しています。DUCブロックは、インターポレーション用のサブブロック、DDCブロックは、デシメーション用のサブブロックを備えています。それらにより、DACのデジタル入力信号またはADCのデジタル出力信号のデータ・レートを変更することができます。また、各DUC/DDCは、複素型の数値制御発振器（NCO：Numerically Controlled Oscillator）を備えており、デジタル領域での周波数変換に対応可能です。各NCOでは、複素型の位相調整をリアルタイムに実施できます。そのため、DAC/ADCとBBPの間でデジタル信号の補正を実行でき、SERDESのパターン長に関連する様々なミスマッチを解消可能です。

MCS機能は、デジタイザICのデータ・パスのあらゆる側面でデタミニスティックな位相を実現する役割を担います。図2に、MCSを実現するためのワークフローを示しました。

MCSのアルゴリズムは、以下に示す2つの機能から成ります。

• ワンショット同期：サブアレイ・システムに含まれる全デジタイザ IC の物理レーンを介して送信したベースバンド・データをアラインします。
• NCO のマスタ‐スレーブ同期：サブアレイ・システムに含まれる全デジタイザ IC にわたって NCO をアラインする役割を担います。

ワンショット同期では、ユーザがまずJESD204リンクのパラメータ（M、N'、Lなど）を定義し、必要に応じてSYSREFの平均化（SYSREFの連続パルスを使用している場合）を行うために同期ロジックを構成する必要があります。また、必要に応じてLEMCの遅延を使用し、SYSREFのエッジの後に特定の遅延を持つLEMCを強制的に生成することができます。この処理が完了したら、各デジタイザICのワンショット同期ビットをイネーブルにします。そして、図3に示すように、同一クロック・サイクル内に、各ICにSYSREFを送信するよう要求します。このシステムでは、微調整を行うためにクロック・バッファICにアナログの遅延を適用できるようになっています。それにより、全デジタイザICに供給するSYSREFの同期を実現します。その後の確認を実行したら、各ICのレジスタに対してクエリを発行することで、ワンショット同期のプロセスが正常に実行されたか否かを確認することができます。そのレジスタからは、各ICのリンクにおけるLEMCの境界とSYSREFの位相関係に関する情報が得られます。安定した位相を測定できたら（つまり、SYSREF‐LEMCの位相レジスタが0になったら）、全デジタイザICのLEMCがアラインしていることがわかります。そうすれば、NCOのマスタ‐スレーブ同期のプロセスに進むことができます。この種の作業には、ICメーカーが提供しているAPI（Application Programming Interface）を利用するとよいでしょう。その種のAPIには、ワンショット同期について記述したサブタスクが含まれているはずです。

図3に示したように、NCOのマスタ‐スレーブ同期機能は、まずサブアレイ内のデジタイザICの1つにマスタICとしての機能を割り当てます。このとき、他のデジタイザはすべてスレーブICだと見なされます。マスタICは、そのGPIO0ピンを出力として構成し、それを3個のスレーブICのGPIO0ネットにルーティングします。このとき、スレーブICのGPIO0ネットは入力として構成されています。トリガとしては、SYSREF、LEMCの立上がりエッジ、LEMCの立下がりエッジのうちいずれかを選択することができます。筆者らの実験では、NCOのマスタ‐スレーブ同期のトリガ源として、LEMCの立上がりエッジを使用しました。また、サブアレイにおいて、ローカルにではなくBBPを介してGPIOのネットをルーティングしました。次に、DDCの同期ビットをローにトグルしてからハイにトグルします。それにより、ADC側のNCOの同期アルゴリズムが機能する状態になります。同様に、マイクロプロセッサのアライン・ビットをローにトグルしてからハイにトグルします。その結果、DAC側のNCOの同期アルゴリズムが機能する状態になります。

上述したトリガが要求されると、次のLEMCの立上がりエッジで、マスタのデジタイザICは、そのGPIO0ネットを介してマスタ出力信号をハイにアサートします。この信号は、各スレーブICのGPIO0に入力されます。そして、次のLEMCのエッジでは、全デジタイザICに対してNCOをリセットするアルゴリズムが実行されます。その後、NCOのマスタ‐スレーブ同期のアルゴリズムにおいてはLEMCのパルスは無視されます。ワンショット同期の場合と同様に、NCOのマスタ‐スレーブ同期用のサブタスクはAPIに含まれているはずです。それを利用すれば、容易に処理を実現できます。

図4に示すように、ワンショット同期とNCOのマスタ‐スレーブ同期の両方を実行すると、各DDC/DUCに対する入力はアラインします。また、何度か電源を再投入したとしても、各送受信チャンネルの出力における位相オフセットとしては元の値が再現されます。図4に示したデータは、電源を100回再投入した場合に、各送受信チャネライザに生じるキャリブレートされた位相オフセットを表しています（塗りつぶした複数の点で表示）。再起動されている間、システムは静的な温度勾配の下で動作しています。

図4を見ればわかるように、任意のDDC/DUCの各色の点はすべて電源を再投入した後も同じ位置に集まっています。つまり、そのチャンネルでデタミニスティックな位相を実現できているということです。この実験において、送信側では8個すべてのDUCを使用しています。それに対し、受信側では8個のうち4個のDDCしか使用していません。ただ、実際には8個すべてのDDCをMCSのアルゴリズムと併せて使用した場合でも、デタミニスティックな位相が得られることは確認済みです。

システムの起動時にMCSのアルゴリズムを実行すると、PLLシンセサイザのサンプリング・クロックとクロックICのSYSREFの間で同一の位相関係が維持されている場合には、各チャンネルでデタミニスティックな位相を確立することができます。しかし、どのようなシステムであっても、温度勾配の影響を受けると、PLLのクロックにドリフトが生じる可能性があります。そうした問題を補正していない場合、電源を投入した際に位相がずれてしまうことがあります。温度勾配によるドリフトを補正するために、この実験用のプラットフォームでは、次に説明するPLLシンセサイザの位相調整を利用しました。

PLLシンセサイザの位相調整

PLLシンセサイザICとしては、各デジタイザICに、位相調整の結果を反映したサンプリング・クロックを供給できるものを選択しました。熱によるドリフトと、その結果として各ICのサンプリング・クロックとSYSREFの間に生じるPLLの位相ドリフトは、帰還メカニズムを構築することで補償できます。同メカニズムにより、各デジタイザICの1つ目の送信チャンネルにおける位相が、1つ目のデジタイザICの1つ目の送信チャンネルに確実にアラインします。このような帰還ループを実現するために、各ICの1つ目の送信チャンネルは、自身を他の送信チャンネルと識別できるようにするための信号を出力します（図5）。それら4つの信号は結合され、このシステムでRx0と表記されている共通のレシーバーに送信されます。

全受信チャンネルのデータを同時に取得し、相互相関手法を適用することで、各送信チャンネル間における複素型の位相オフセットΦ_TxOffsetを決定することができます。PLLシンセサイザICは、周波数f_{VCO_PLL}で動作するVCO（電圧制御発振器）を内蔵しています。

測定した位相オフセットΦ_TxOffsetは、次式により、PLLの位相調整量Φ_{PLL_Adj}とRF周波数f_carrierに関係づけられます。

この式を用いれば、図6に示したように、PLLシンセサイザの位相を新たな既知の量で調整し、すべての電源投入サイクルにおいて、全デジタイザICの間に共通の送信ベースラインを規定することができます。図6において、各チャンネルの白丸は、電源の1度目の再投入に関連しています。それに対し、その他の塗りつぶした点はすべてその後の電源再投入に関連したものです。この図からわかるように、全デジタイザICのうち1つ目（および2つ目）のチャネライザにおいて、送信側のキャリブレーション後の位相オフセットは同等になります。システムの各DAC向けには2つのチャネライザを使用しています。この例でも、各デジタイザICの2つ目のチャネライザはアラインしています。

先ほど説明したMCSルーチンの前に、PLLシンセサイザの位相調整のステップを追加するとどうなるでしょうか。同一のサンプリング・クロック‐SYSREF間の位相関係に、システムを強制的に適合させるということです。そうすると、システム内で生じるあらゆる温度勾配に対し、デタミニスティックな位相を実現することが可能になります。それにより、全デジタイザICの送信側においてアライメントのベースラインが形成されることになります。各PLLシンセサイザICは、内蔵する温度計測ユニットによって温度勾配を検出できます。ここで、図7の左下に示したプロットの青色の線に注目してください。この実験では、システムに対し、異なるファンからのエア・フローを吹き付けるということを行いました。それにより、プラットフォーム全体にわたる広範な温度変化を意図的に生じさせたということです。そのような条件の下、各ICにPLLシンセサイザの位相調整を適用しました。つまり、各デジタイザICの1つ目の送信チャネライザを相互にアラインさせたということです。そのため、ボードには様々な温度勾配が生じているのにもかかわらず、各送受信チャンネルのキャリブレーションを実行した後、NCOの位相オフセットはデタミニスティックになります。その効果は、図7の上に示した2つのプロットを見れば明らかです。電源を何度も再投入しつつ、様々な温度勾配を加えているのにもかかわらず、色の点が集まっていることがわかります。

図7の右下のグラフは、ポーリングされたデジタイザICのレジスタに関して示したものです。これは、PLLシンセサイザの位相調整を適用した後のSYSREF‐LEMC間の位相の関係を表す測定値に対応しています。ここで、もう一度左下のプロットをご覧ください。オレンジ色の線からは、PLLシンセサイザの位相調整により、温度勾配によって生じたSYSREFの位相の測定値（ゼロではない）が、いずれも完全に補償されていることがわかります。

筆者らは、周波数を変更しながら何度も測定を実施しました。その結果、送受いずれについてもデタミニスティックな位相を実現できるという結論が得られました。図8に、選択した周波数の例を示します。リファレンス・クロックまたはLEMCの非整数倍の周波数を使用した場合でも、様々な温度勾配に対してMCS機能が有効に働くことを実証できました。

複数のサブアレイに対するスケーラビリティ

本稿では、主にサブアレイのレベルのMCS機能に焦点を絞った実験の結果を示しています。実際には、大規模なアレイを対象とする場合や、複数のサブアレイにわたる場合にもMCS機能が有効に働くことを確認する必要もあるでしょう。では、そうしたより高レベルの同期を実現するためには、何か特別な工夫が必要なのでしょうか。アレイ・レベルのクロック・ツリーでは、図1に示した各サブアレイのクロック・バッファICに対するSYSREFのリクエストが必ず同時に届くようにしなければなりません。これが実現されれば、各サブアレイから、必要なSYSREFとBBP用クロックを送出することができます。より大規模なアレイでは、これらの信号が同一のサンプリング・クロック・サイクル内に全サブアレイのデジタイザICとBBPに届くようにしなければなりません。このようなアレイ・レベルのクロック・ツリーでは、各サブアレイへのクロックの分配に遅延調整ブロックを適用できるようになっている必要があります。同ブロックは、下流に存在する各サブアレイのクロック・バッファICに対して、SYSREFのリクエストを同時に分配するために使用します。このような方法を採用することにより、複数のサブアレイに接続されている複数のBBPの同期を確立することが可能になります。

システム・レベルのキャリブレーション用アルゴリズム

MCSのアルゴリズムは、電源を投入した際に各送受信チャンネルにおけるデタミニスティックな位相を実現します。しかし、RFフロント・エンドまでのパターン長については、チャンネル間で差があるケースがあり得ます。そのため、MCS機能により、必ずしも全チャンネルにわたってRF領域の位相をアラインできるとは限りません。MCSのアルゴリズムにより、アレイのキャリブレーション・プロセスが簡素化されることは確かです。しかし、システム内で各RFチャンネルの位相をアラインするには、もう1つの工夫が必要になります。つまり、システム・レベルのキャリブレーションを実行しなければならないということです。言い換えれば、MCSのアルゴリズムに加えて、効率の良いシステム・レベルのキャリブレーション用アルゴリズムを開発する必要があります。

本稿では、特定のベースバンド信号を利用してシステム・レベルのキャリブレーションを実行する手法を紹介します。その方法は外部の機器を必要とせず、完全に自己完結型で実行することが可能です。図1のプラットフォームでは、各チャネライザに個別のベースバンド信号を入力することができます。この機能を利用して、図9の左下に示すようなベースバンド信号をサブアレイに入力します。このベースバンド信号は、各送信チャネライザに対して1周期分のパルスだけが入力されるように構成してあります。そうすると、各送信チャネライザは、1周期分の信号のみを出力することになります。ここで、各信号は、全送信チャネライザの間で重ならないようになっています。そのため、システム全体としては、一度に1周期分の信号を出力することになります。図9の上部に示すように、全送信チャネライザの出力はRF領域内で結合されます。その後、分割が行われて全受信チャンネルに送り返されます。最後に、全受信チャンネルでデータを同時に取得します。それらのデータは、4096×16の行列として保存します。ここで、4096というのは、全16個の受信チャンネルで収集するサンプルの個数です。

データを取得したら、最初の列（Rx0に対応）に沿って垂直方向に解析を実施します。それにより、図9右側のいちばん上に示したプロットのように、Tx0のチャネライザのパルスの位置を特定します。Tx0のパルスを特定できれば、他の全パルスの位置を特定することが可能になります。そこで、各パルスの立上がりエッジの複素位相を計算します。その結果は、全送信チャンネルの位相オフセットの測定値に対応する1×16のベクトルとして保存します。このような手法により、Tx0をベースラインのリファレンスとして利用します。そうすると、オフセットの測定値に基づいて全送信チャンネルの複素位相を修正することが可能になります。

続いて、全受信チャンネルに対し、上述したのと同様に結合した信号を送信します。それによって出力されるデータを取得し、行列に沿って水平方向に解析します（全受信チャンネルを横断して見渡すことになります）。全受信チャンネルについてRx0の複素位相を測定し、システムにおける受信信号の位相オフセットの値を1×16のベクトルとして保存します。次に、受信側のNCOの複素位相をサブアレイ全体にわたって調整し、全チャンネルのRx0の位相をアラインします。このような処理を行うことで、どのような結果が得られるでしょうか。図10に、受信側の全16チャンネルにおけるI/Q信号に対応したADCのコードを示しました。この図を見ると、全チャンネルで位相がそろっていることがわかります。その一方で、振幅は必ずしも同一ではないことに気づかれたでしょう。ただ、デジタイザICが備えるFIR（Finite Impulse Response）フィルタを使えば、消費電力の多いFPGAリソースを使用することなく、全チャンネルにわたって振幅と位相のアライメントを実現することができます。

現状、このシステム・レベルのキャリブレーション用アルゴリズムはMATLAB^®で実現されており、処理の完了までに約3秒を要します。このキャリブレーション時間は、HDL（Hardware Description Language）を使ってアルゴリズムを記述することで、自己完結型の状態を維持したまま短縮できる可能性があります。また、MCSのアルゴリズムによって電源投入時のシステムの周波数と振幅が判明すれば、システム・レベルのキャリブレーション方法で説明した測定を実施することなく、位相オフセットの値をLUTからロードすることが可能になります。その場合、工場でのキャリブレーション時に、システム・レベルのキャリブレーションを利用して位相オフセットを取得し、得られた値をLUTに保存することができます。

まとめ

最後に、実験に使用したICについて簡単に触れておきます。デジタイザICとして使用したのは、アナログ・デバイセズのMxFE^™ICであるAD9081です。これをサブアレイで4個使用し、MCSのプロセスがうまく実行できることを示しました。プラットフォーム全体の温度勾配による影響は、4個のPLLシンセサイザ（ADF4371）が備える位相調整用のブロックを使用することで補償できます。クロック・バッファICとしてはHMC7043を採用しました。このICは、JESD204Cのインターフェースに必要なSYSREFとBBP用のクロックを分配する役割を果たします。AD9081が備えるMCSのアルゴリズムを使えば、システム・レベルのキャリブレーションを簡素化しつつ、複数の周波数とシステム上の温度勾配に対応し、電源投入時のデタミニスティックな位相を実現することが可能です。また、効率の高いシステム・レベルのキャリブレーション用アルゴリズムを利用すれば、工場でのキャリブレーション時にLUTにデータを保存することができます。それにより、システムの起動時間を大幅に短縮することが可能になります。図11に、このプラットフォームの外観を示しました。「Quad-MxFE」と呼ばれるこのシステムは既に提供中です。本稿で示した実験の内容は、フェーズド・アレイ・レーダー、電子戦システム、計測システム、5Gのプラットフォームなどで使われるマルチチャンネル・システムの開発に役立つはずです。

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