WiFiトランシーバのための電源とグランドの設計

要約

確実なRFレイアウトは、基板の層構造、電源の配線、および接地に関する基礎を理解することから始まります。このアプリケーションノートでは、これらの基礎に焦点を当て、電源の配線、電源のバイパス、および接地の手法に関する実用的で設計実績のあるガイドラインをいくつか提供し、RF設計の性能を最大限に向上することを目的としています。PLLのスプリアスは、電源デカップリング、接地、およびフィルタ部品の配置に特に影響されやすいため、PLLのスプリアスレベルを制御する実用的な例について述べています。説明のため、MAX2827 802.11a/gトランシーバの参照設計のPCBレイアウトを使用しています。

パート1：電源の配線とバイパスの基本

RF回路を設計するとき、電源部の実装とレイアウトはしばしば、高周波信号経路の見直しにて修正される事があります。ます。慎重に考慮しなければ、回路の周辺の供給電圧ではノイズ発生や安定性悪化が生じ、RF回路のシステムの性能に悪影響を及ぼします。PCBの層構造の適正な計画、スター型配線トポロジによるV_CCラインの配線、およびV_CCピンの適切なデカップリングは、最良のRF性能を実現するのに役立ちます。

最初にPCB層を賢明に確定しておけば、後のレイアウトプロセスが楽になります。一般にWLANの配線で使われる4層基板であれば、標準的な層構造は、部品配置とRFの配線に最上位層を使用し、グランドプレーンに第2層、電源の配線に第3層、および残りすべての信号の配線に第4層を使用します。RF信号経路に対して正確に調整されたインピーダンスを設定するためには、第2層に連続したグランドプレーンを配置することが必要不可欠になります。またこうすることで、グランドの引き戻しをできるだけ短くすることが可能となり、さらに第1層と第3層が隔離されることで信号漏れを最小限に抑えることができます。他のスタックアップ手法(さまざまな層数を使用する場合に必要)を有効に使用することも可能ですが、ここに示した手法は上手くいくのが実証されています。

V_CC信号の配線を簡素化するために大きな電源プレーンを使用することが考えられますが、この方法は大抵システムの性能を低下させることになります。すべての供給電圧を大きなプレーンにて1つに結合すると、一方のピンから他方のピンにノイズが伝播するのを防止することができなくなります。この方法の代わりに、スター型配線トポロジを使用すると、システム内のさまざまな電源ピン間の信号結合を低減することができます。スター型配線トポロジを用いてV_CCラインを分散する例を図1に示します。この例は、MAX2826 IEEE 802.11a/gトランシーバの評価基板のレイアウトから採用したものです。メインのV_CCラインの結合点が設けられ、この結合点から各トレースが分岐して各RF ICの電源ピンに電力が供給されます。各電源ピンに独立したトレースを使用すると、ピン間が空間的に分離されることになるため、信号結合の量を最小限に抑えることができます。また各ラインに付随する寄生インダクタンスの量も限定され、さらにラインから高周波ノイズを取り除く役割も果たします。

スター型配線トポロジを使用してV_CCラインの配線を行うときには、電源ラインを適切にデカップリングすることが必要となります。コンデンサに寄生インダクタンスが存在するという事実がデカップリングを複雑にします。コンデンサは実際的には、図2 に示すようにRLCの直列回路として表すことができます。低周波数では容量がこの回路を決定付けることになりますが、_{の自己共振周波数(SRF)を過ぎると、コンデンサのインピーダンスは誘導性を帯びるようになります。したがって、コンデンサがデカップリング用途として機能を発揮するのは、周波数がSRFの近辺またはSRF未満の範囲だけです。この場合、コンデンサは、対象となる周波数で低インピーダンスを示します。図3 は、さまざまなコンデンサ値でのS11の標準的な性能を示しています。これらのプロットからわかるように、グラフのくぼみ部分によって明確にSRFを識別することができます。また低周波数では、容量の大きなコンデンサの方が、値の小さなコンデンサよりもデカップリングが良好であることがわかります(低インピーダンスを示す)。}

V_CCラインのスター配線の主要結合点には、2.2µFといった値の大きなコンデンサを配置することをお勧めします。このコンデンサのSRF値は低くなりますが、低周波ノイズの除去やDC電圧の安定化には極めて有効です。ICの各電源ピンには、10nFといった値の小さなコンデンサを使用して、V_CCライン上に結合されるおそれのある高周波ノイズを除去する必要があります。電源ピンから電力が供給されている回路の部品が特にノイズに弱い場合(たとえばVCO電源)、ICの近くに2個のコンデンサを配置することが必要となる場合があります。たとえば、10nFのコンデンサと並列に100pFのコンデンサを使用すると、広範囲の周波数にわたってデカップリングが得られるため、電源に対するノイズの影響を弱めることができます。各電源ピンを十分に検討して、必要なデカップリングの量、および特定回路が最も弱くなるノイズの周波数を求めておくことが必要になります。

良い電源デカップリング手法を使用するとともに、PCBの層構造を十分に検討し、さらにV_CCの配線を入念に行うことによって(スター型配線トポロジの実行)、あらゆるRFシステム設計の基礎を確実に築くことができます。システム性能を低下させる要因はその他にも多数ありますが、可能な限りノイズの無い電源を備えることは、最適な性能を達成する上で必要不可欠なことです。

パート2：RF接地の基礎とグランドビアを使用する方法

WLAN基板のレイアウトと製造においては、接地と配線も重要な作業になります。これらの作業は、基板の寄生パラメータに直接影響するため、ときとして望ましくない結果をシステム性能にもたらすことになります。RF基板の設計には、グランドを分散させる唯一の解決策というのはありませんが、いくつかの手法を使えば、満足のいくシステム性能を実現することができます。グランドプレーンの分割やトレースの分割を利用すれば、アナログ信号とディジタル信号を分離することが可能で、また大電流や高熱を発生するセクションを隔離することができます。ただし、WLANの基板設計での以前の経験を用いれば、4層構造の基板における単一のソリッドグランドプレーン(通称：ベタ・グランド)が十分に機能します。一般的なルールは、グランドプレーンを使用して基板内の他の回路からRF部を保護し、相互干渉が起こらないようにすることです。上のパート1で述べたように、層2は通常、グランドプレーンとして設計されるのに対し、層1は部品とRFの配線のために使用されます。

接地方式が解決すれば、可能な限り最短の経路で、すべての信号のグランドリターンをソリッドグランドプレーンまで這わせることが重要となります。最上層のグランドからグランドプレーンまでビアを通すという方法が、この課題に対する一般的な解決策です。ただし、ビアは誘導性があります。ビアの物理モデルを 図4 に示します。正確な電気的モデルは 図5 に示したとおりです。ここで、L_viaはビアのインダクタンスであり、C_viaはビアのPCBパッドの寄生容量です。ここで述べる接地手法では、寄生容量を無視することができます。直径が0.2mmで深さ1.6mmのビアは約0.75nHのインダクタンスを生成します。2.5GHz/5.0GHzのWLAN帯域における等価リアクタンスは、それぞれ約12Ωと約24Ωです。したがって、グランドまでの単一ビアは、実際には、RF信号の接地にはなりません。良い基板設計では、RF回路セクションにおいてグランドまでのビアを可能な限り多く設けますが、とりわけ一般的なICパッケージの接地用エクスポーズドパドルについては多くのビアを設ける必要があります。これを怠ると、たとえば、不要なエミッタ負帰還が受信フロントエンドやパワーアンプの回路に発生することになり、利得の減少やノイズ指数性能の低下をもたらすことになります。半田付けが不十分なグランドパッドの場合も、同様の問題を引き起こすことに留意してください。また、パワーアンプの熱放散では、ソリッドグランドプレーンまでのビアが数多く必要となります。

V_CCデカップリングを使用することによる幾つかの利点としては、他の段からのノイズのフィルタリングや、局部的に生成されるノイズの抑制、V_CCラインを経由する段間での相互干渉回避等が挙げられます。複数のデカップリングコンデンサが同じグランドビアを共用する場合、接合端にあるこれらのビアは、グランドまでのビアのインダクタンスによって全ての電源から全RF干渉信号を伝えてしまうことになります。これは、デカップリングコンデンサの作用が失われるだけでなく、システムにおいて段間のノイズカップリングに対して別の経路が提供されてしまうことにもなります。

後のパート3で述べるように、PLLを実装すると、必ずシステム設計において課題が発生します。接地を良好に分離することができなければ、満足のいくスプリアスレベルの性能を達成することは不可能です。今日のIC設計では、すべてのPLLとVCOはチップに統合されており、ほとんどのPLLは電流チャージポンプのディジタル出力を利用し、ループフィルタを通してVCOを制御します。通常、2次あるいは3次のRCループフィルタは、アナログの制御電圧に合わせてチャージポンプのディジタルパルス電流をフィルタリングすることが要求されます。チャージポンプ出力に最も近い2つのコンデンサは、チャージポンプ回路のグランドにじかに接地する必要があります。これによって、グランド引き戻しのパルス電流の経路がVCOグランドから隔離されるため、LO上の比較周波数のスプリアスを最小限に抑えられます。第3のコンデンサ(3次フィルタ用)は、VCOグランドにじかに接続して、制御電圧がディジタル電流によって変動するのを防止する必要があります。これらの原理から外れると、高い比較周波数のスプリアスの危険性が増大します。

接地のためのPCBレイアウトの例を 図6 に示します。接地パッドには多数のグランドビアがあるため、各V_CCデカップリングコンデンサにそのコンデンサ専用のグランドビアを持たせることが可能です。ボックス内の回路はPLLループフィルタです。第1のコンデンサはGND_CPにじかに接続されていますが、第2のコンデンサ(Rに直列)は180度回転されて同一のGND_CPに戻っています。ただし、第3のコンデンサはGND_VCOに接続されています。このグランド分散によって優れたシステム性能がもたらされます。

パート3：適切な電源バイパスと接地によってPLLスプリアスを制御する方法

802.11a/b/gシステムの送信スペクトルマスクの要件を満たすことも、設計プロセスにおける努力目標要素となる可能性があります。リニアリティと電力消費は、十分なマージンを持ってIEEEとFCCの仕様範囲内に収まるようにバランスをとる必要がある一方で、適切な送信出力電力を維持する必要もあります。IEEE 802.11gシステムの標準目標は、アンテナで+15dBmおよび20MHzのオフセットで-28dBrです。帯域内の隣接チャネル電力比(ACPR)は、主としてデバイスのリニアリティの関数と見なされ、理にかなった範囲内で特定のアプリケーションに適応させることができます。送信系においてACPRを最適化するという根気強い作業は、ほとんどの場合経験に基づいて行われており、Tx ICとPAの両方におけるバイアス調整に加えて、PAの入力、出力、および段間マッチングのネットワークの微調整が用いられています。

ただし、ACPRのすべての問題が必ずしもデバイスのリニアリティが原因で生じるとは限りません。典型的な例として、WLANのトランスミッタは、パワーアンプとPAドライバ(ACPRの主な原因の2つ)の両方を大規模に調整して最適化した場合でも、望ましい隣接チャネルの性能とはいえない可能性があります。トランスミッタの位相ロックループ(PLL)による局部発振器(LO)上のスプリアスも貧弱なACPR性能の原因となる可能性があります。LOのスプリアスは、変調ベースバンド信号と容易にミキシングされるため、スプリアス出力は希望波チャネルとともに増幅されることになります(図7 を参照)。このミキシング動作は、PLLのスプリアスがある特定のスレッショルドを超えるときにのみ行われるものです。PLLスプリアスがこのスレッショルド未満のときには、ACPRはPAの非直線性によって決定付けられることになります。Txの出力電力とスペクトルマスクの性能が｢リニアリティ限界｣にあるされているときには、電流を犠牲にしてでもリニアリティと出力電力を得ることが可能であり、これが望ましいシナリオとなります。LOのスプリアスがACPRの性能を左右している場合には、｢スプリアス限界｣にあることになり、所定のP_OUTに対して、スプリアスのACPRへの影響度を抑えるために、より高いバイアスをＰＡにかける必要が出てきます。この後者の解決策は多くの電流を必要とし、設計の柔軟性が少なくなります。

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図7. 802.11gスペクトルマスクの要件および比較スプリアスからの劣化

この状況で生じる疑問は、送信スペクトルに影響を及ぼすことのない振幅にまで、どのようにしてPLLのスプリアスを効率的に制限するかということです。厄介なスプリアスを特定することができれば、いくつかの手法を使用することが可能となります。最も魅力的な最初の解決策は、スプリアスを減衰させるためにPLLのループフィルタの帯域幅を狭めることでしょう。これは特別ないくつかのケースでは動作する可能性がありますが、例を見ればこの一連の推理は賢明でないことが明らかになるでしょう。

たとえば、図8 に示した仮定の状況を取り上げます。20MHzの比較周波数を備えたフラクショナルNシンセサイザを使用すると仮定します。ループフィルタが、カットオフ周波数200kHzの2次フィルタである場合、ロールオフの公称値は、ほぼ40dB/decadeとなり、20MHzにて80dBの減衰が生じます。リファレンススプリアスを-40dBc(望ましくない変調を引き起こすおそれのあるレベル)で測定した場合、スプリアスを生じるメカニズムは、おそらくループフィルタの影響力の及ばない領域で作動することになります(フィルタより先にこのメカニズムが生成されれば、このメカニズムは最初から極めて強力な性能を発揮することになります)。フィルタの帯域幅を狭めても、このスプリアスを改善することはできないと思われますが、PLLのロック時間は増大することになります。これは明らかに望ましくない結果です。

おそらく、PLLスプリアスを抑制する最も効果的な方法は、適切な接地、電源の配線、およびデカップリングの手法を利用することです。この記事の冒頭で述べた項目が、PLLスプリアスの問題を軽減するための良好な出発点です。この場合、チャージポンプ内で比較的大きな電流変化が生じるため、スター型配線トポロジが必須です。電流パルスによって生成されるノイズは、絶縁が不十分だとVCOの電源に結合するおそれがあり、また比較周波数においてVCOを実質的に変調することになります。これは一般的に、｢VCOプッシュ｣と呼ばれています。絶縁は、電源ラインの物理的な分離、各V_CCピンにおけるデカップリング、グランドビアの賢明な配置、および直列のフェライト素子の導入(最後の手段として検討)によって改善することができます。必ずしもあらゆる設計でこれらのすべての手段を必要とするわけではありませんが、大きなスプリアスの軽減方法の一部としてそれぞれの手段を使用することができます。

図9 は、デカップリングが不十分なVCO電源の影響を示しています。ここに示されている電源リップルは、電源ラインを悪化させているチャージポンプ動作に直接的に関係しています。幸いなことに、この場合、局部発振器のバイパス容量を増大させることによって悪化を大幅に低減することができています。図10 は、変更後に同一ポイントにおいて測定したグラフです。

別の例では、VCO電源上に類似のノイズが観察されました。生成されたスプリアスはACPRに影響を及ぼすほど強力で、デカップリング量を増大しても状況は改善されませんでした。このケースでは、PCBのレイアウトを見直した結果、VCO電源のトレースがチャージポンプ電源のすぐ下側に引き回されていたことが明らかになりました。トレースの配線をやり直すことで、仕様に準拠するレベルまでスプリアスを低減することができました。