結合インダクタを活用した多相降圧レギュレータ、48Vから12Vへの変換効率が大幅に向上

要約

多くの場合、データ・センターや通信システムなどでは、配電された48Vの電圧を基にして様々な電源電圧が生成されます。48Vから中間電圧を生成するためには、多種多様な降圧ソリューションを利用できます。なかでも最も簡単な方法は、恐らく降圧トポロジを使用するというものです。それにより高い性能が得られるはずですが、多くの場合、電力密度については期待どおりの結果は得られません。本稿で紹介するのは、結合インダクタ（CL：Coupled Inductors）を活用して多相降圧構成を改良する方法です。それにより、非常に重要な性能上のメリットを維持しつつ、最先端の代替ソリューションに匹敵するレベルまで電力密度を改善することができます。多相結合インダクタを使用すると、巻線間に逆結合が生じます。それにより、各位相電流における電流リップルを相殺することができます。このメリットは、効率とのトレードオフに活かすことができます。あるいは、小型化や電力密度の改善を行いたい場合のトレードオフに利用することも可能です。本稿で紹介するのは、48V入力／1.2kW出力の降圧ソリューションにおいて、磁気部品の体積と重量を1/4に抑えつつ、98%のピーク効率を実現する方法です。設計済みのシステムは、業界標準の1/8ブリック・サイズで実装することができます。また、結合インダクタの性能指数（FOM：Figure of Merit）に基づき、48Vに対応する降圧トポロジを最適化する方法も紹介します。本稿で解説する内容は、DC/DC変換に取り組む技術者にとって非常に興味深いものであるはずです。

はじめに

一般に、データ・センターや通信システム向けに配電された48Vの電圧は、いったん中間電圧（多くの場合、12V以下）に降圧されます。その上で、様々なローカルのPOL（Point of Load）コンバータによる降圧処理が行われます。その結果、様々な電圧が様々な負荷に対して直接供給されることになります。48Vから12Vへの降圧を担うものとしては、多相降圧コンバータが第一の選択肢となるでしょう（図1）。その種のソリューションを採用すれば、レギュレートされた出力電圧V_Oが得られると共に、高速な過渡応答が実現されます。しかも、比較的容易かつコストを抑えて実装することが可能です。数百Wから1kW超の電力を対象とする場合には、4並列の多相コンバータが選択肢になるケースが多いでしょう。但し、その際には高い効率を得ることが重要な要件になるはずです。その結果、重大な課題に直面することになります。スイッチング周波数が比較的低いコンバータで48Vという高い電圧を扱う場合には、12Vや5Vといった低い電圧を扱う場合と比べて、スイッチング損失を少なく抑えることができません。明らかに高い電圧がより長い時間印加されることになるので、［電圧］×［秒数］という形で磁気部品の負荷が増大します。その結果、48Vに対応するためには大型の磁気部品が必要になります。また、より低い電圧を扱う場合と比べて著しく大きい［電圧］×［秒数］の値に耐えるためには、多重巻線を採用しなければならなくなります。入力が48Vの降圧コンバータでも高い効率を達成することは可能ですが、全体的なサイズが非常に大きくなります。その体積の大半を占めるのがインダクタです。

本稿では、48Vから12Vへの降圧を実現し、約1kWの出力に対応できる基本的なレギュレータについて考えます。スイッチング周波数は200kHzで、6.8μHのディスクリートのインダクタを4相構成で使用すると仮定します。その場合、4つのインダクタが群を抜いて大きく、背の高いコンポーネントになるはずです。つまり、ソリューションの体積の大部分を占めることになります。本稿で示すソリューションは、この初期設計で得られる高い効率を維持（または改善）しつつ、磁気部品のサイズを大幅に縮小することを目的としたものです。

上記の従来型の降圧構成において、各相の電流リップルは以下に示す式（1）によって求められます。

ここで、V_Oは出力電圧、V_INは入力電圧、Dはデューティ・サイクル（V_O/V_IN）、Lはインダクタンス、F_Sはスイッチング周波数です。

本稿で紹介するソリューションでは、ディスクリートのインダクタ（以下、DL）を、漏れインダクタンスがL_k、相互インダクタンスがL_mの結合インダクタ（以下、CL）で置き換えます^1～7。このCLの電流リップルは、式（2）で表すことができます⁶。また、FOMは式（3）で表すことが可能です。2つの式で使われているN_phは結合した相の数、ρは式（4）で表される結合係数、jはインデックスです。このインデックスは、式（5）に示すように、適用可能なデューティ・サイクルの範囲を定義します。

CLに関する考察

改良のための最初のステップは、FOMのグラフを作成することです。具体的には、結合係数L_m/L_kのいくつかの妥当かつ実用的な値に対し、N_phが4の場合のグラフをプロットします。図2の赤色の線はL_m/L_kが0の場合のものです。これは、DLを使用する場合にFOMが1になるベースラインを表します。この非常にリークの少ないノッチCL（NCL）構造は、一般的に非常に高いL_m/L_kを達成可能であり、高い値のFOMを得ることができます^8、9。対象とするデューティ・サイクルは、最初のノッチであるD =12V/48V = 0.25という理想的な位置にありますが、V_INとV_Oについてはある程度の範囲を対象として考えなければなりません。例えば、V_INについては、公称値である48V（または54V）にいくらかの許容誤差が加わった値になる可能性があります。また、V_Oも12Vから少し外れた値に調整されることがあるはずです。デューティ・サイクルDが0.25を中心とする一定の範囲内で変化する場合、電流リップルを小さく抑えた状態に保つには、NCLではなく一般的なCLの設計を選択します。そうすると、リークは非常に多くなりますが、先ほどと同等の高いFOMが得られます。L_m/L_k > 4とすると、図2のFOMから考えて、CLのインダクタンスをDLの基本設計と比べて約1/6に下げることができます。貯蔵できるエネルギー量が減少することは、必要な磁気部品の体積に直接的な影響を及ぼします。従って、6.8μHのDLの代わりに1.1μHのCLを使用すれば、小型化を実現できるはずです。

ここで、図3に示した電流リップルのグラフをご覧ください。これは、V_INが48V、F_Sが200kHzという条件で2つの設計の性能を比較したものです。1つは6.8μHのDLを使用した基本的な設計、もう1つは本稿で提案する4×1.1μH（L_m = 4.9μH）の4相CLを使用した設計です。対象とする範囲において、CLを使用した場合の電流リップルはDLを使用した場合の電流リップルと同じかそれよりも小さくなっています。これは、回路のすべての信号波形のRMS値が同等で、伝導損失も同等であるということを意味します。また、同じF_Sに対するリップルが同等であるということは、スイッチング損失やゲート・ドライブ損失なども同等であるということになります。更に、2つのソリューションの効率もほぼ同等になるはずです（DLとCLのインダクタにおける損失の寄与分は唯一の相違点になりますが、それらも同等であると仮定しています）。

続いて図4をご覧ください。図の上側に示したのは、6.8μHの4つのDLです。図の下側に示したのは、それらを置き換えるために設計した4×1.1μHのCLです⁵。各DLのサイズは28mm×28mm×16mmであり、互いの間隔は0.5mmであるとします。これらを56.5mm×18mm×12.6mmの4相CLで置き換えれば、磁気部品の体積は1/4に縮小されます。

図5は、CLを使用して48Vから12Vへの降圧を実現するレギュレータ全体の外観を示したものです。プリント回路基板の片面に配置されたコンポーネントは、1/4ブリックの外形の範囲内に収まっています。CLの寸法と実装面積は、2つのCLが業界標準の1/4ブリック・サイズに収まるよう意図して設計されています。約1mmのすべてのコンポーネント（FET、コントローラIC、セラミック・コンデンサなど）をプリント回路基板の背面に配置すれば、この1.2kW対応のソリューションを1/8ブリック・サイズに収めることができます。

性能の向上

6.8μHのDLを4×1.1μHのCLに変更すると、インダクタに流れる電流のスルー・レート（上限値）が6倍に向上します。このことは、間違いなく過渡応答の改善につながります。しかも、磁気部品の体積が1/4になるのにもかかわらず、100℃におけるインダクタの定格飽和電流は約2倍に向上します。

図6に示したのは、本稿で提案するソリューションの過渡応答です。V_INが48V、V_Oが12Vという条件で測定しました。期待したとおり、フィードバックによって負荷電流が変化しても出力電圧は既定値にレギュレートされています。また、入力電圧の変化に対する補償も行われています。

恐らく、この種のシステムで最も重要な性能パラメータは効率でしょう。これについては図7のような結果が得られます。このグラフでは、比較の対象として業界で最先端とされるソリューションの効率も示しています。ここでは、最先端のソリューションとして、EPC（Efficient Power Conversion ）の「EPC9174」を例にとっています。このソリューションでは、マトリックス変圧器を使用しています。また、窒化ガリウム（GaN）をベースとするFETを1次側と2次側に配置するLLC回路を採用しています。それにより、48Vから12Vへの降圧（降圧比は4:1で固定）を実現します¹⁰。この最先端のソリューションにおける全負荷効率は96.3%となっています。それに対し、本稿で提案するソリューションでは、それを上回る97.6%という値を達成しています。つまり、全負荷の条件における電力損失は最先端のソリューションと比べて16.6Wも少なくなっており、1/1.6に抑えられることになります。ここで注目していただきたいのは、最先端のソリューションでも既にかなり高いレベルの効率が達成されているということです。それよりも更に大きく損失を削減するというのは、一般的には非常に難易度が高いことです。

本稿で提案するソリューションでは、サイズと効率の間でトレードオフを行うことも可能です。図8では、2つの条件で効率を比較しています。1つは、4×1.1μHのCL（DLと比べて磁気部品のサイズは1/4）を使用している場合です。もう1つは、それよりも大きな4×3μHのCLを使用し、インダクタの体積をDLの1/2に縮小した場合です。インダクタの物理的なサイズが大きい4×3μHのCLを使用した方が、漏れインダクタンスと相互インダクタンスは大きくなります。それぞれの値は、L_kが3μH、L_mが10μHです。このことから、F_Sは110kHzまで引き下げることができます。それにより、負荷の全範囲にわたって効率が格段に高くなります。

まとめ

本稿では、CLのメリットを活用した降圧ソリューションを紹介しました。磁気部品のトータルのサイズは、DLを使用する基本的な設計と比べて1/4分に縮小できます。そのため、48Vから12Vへの降圧を行う1.2kW出力のソリューションを、業界標準の1/8ブリック・サイズで実装することが可能になります。このソリューションでは、磁気部品のサイズを1/4に縮小しつつ、優れた効率を維持し、優れた過渡応答を得ることができます。インダクタに流れる電流のスルー・レートは6倍、インダクタの定格飽和電流I_satは2倍に向上します。

本稿では、業界で最先端とされるソリューションも紹介しました。このソリューションは、本稿で紹介したソリューションと同じフォーム・ファクタで48Vから12Vへの降圧を実現します。ただ、本稿で紹介したソリューションは、その最先端のソリューションと比べて全負荷における電力損失を約1/1.6に抑えられます。磁気部品のサイズが1/4より大きくなっても構わない場合には、更に効率を高めることも可能です。

本稿で紹介したソリューションは、完全なレギュレートを実現します。また、お客様のマザーボードに直接配置することが可能です。コストの面でも最適な結果が得られるように、標準的なシリコンベースのFETを採用しています。それに対し、業界で最先端とされるソリューションでは、GaN FETを使用して降圧比が4:1のLLC回路を実現しています。また、そのソリューションでは完全なレギュレートが実現されているとは言えません。外部の影響を受けやすいレイアウトを採用しており、マトリックス変圧器を埋め込んだ特殊な多層プリント基板を使用する独立したモジュールとして製造されています。

本稿に紹介したソリューションは、アナログ・デバイセズが特許を取得済みのCL技術の効果を示す一例です。このIP（Intellectual Property）によって、性能の面で様々なメリットを得ることができます。当社は、DC/DCアプリケーションを必要とする多くのお客様にこの技術を提供したいと考えています。

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