シグマ・デルタ ADC チュートリアル
インタラクティブな図解で、理想的なシグマ・デルタ（ΣΔ）A/D コンバータ（ADC）の動作を示します。
使用方法
アプレット内の図は、基本的な 1 次 ΣΔ モジュレータ（変調器）です。高度な部品になると複数のモジュレータと積分器が使われますが、それでは基本的なΣΔの原理が分かりにくくなります。
ΣΔ モジュレータの動作
まず、入力電圧 VIN とフィードバック DAC の出力が加算されます。この加算処理は、コンデンサ加算ノードに電荷を蓄積するスイッチド・キャパシタ回路によって行われます。次いで積分器がこの加算ノードの出力をそれ以前の積分ステップで保存した値に加算していきます。コンパレータは、積分器の出力が 0 V 以上の場合ロジック 1 を、それ以外の場合はロジック 0 を出力します。1 ビット DAC はコンパレータの出力を加算ノードにフィードバックします。+VREF がロジック 1 に、-VREF がロジック 0 に相当します。このフィードバックでコンパレータの 1 出力と 0 出力をアナログ入力に等しくすることによって、積分器出力をゼロに維持します。
この 1 と 0 のストリームはその後のデジタル・フィルタ処理（図に示されていません）によって、低速のマルチビット・サンプルのストリームを生成します。ΣΔ モジュレータ・ループは、通常、デジタル・フィルタの最終的な出力よりはるかに高い周波数で動作します。例えば、出力データ・レート 2 kHz のコンバータのモジュレータ・ループ周波数は、2.5 MHz 以上です。
このツールの使用方法
下の入力フィールドに、ADC のリファレンス電圧を入力します。ADC は、+/- VREF の範囲内にある入力電圧を変換します。デモでは、+VREF 入力に対してはすべて 1、-VREF 入力に対してはすべて 0 を出力します。ただし、実際の ADC は、内部スケーリングによって、許容できる 1 と 0 の密度を最小 10% 前後に制限します。
変換する電圧をVIN フィールドに入力します。このとき、VIN と VREF を変更できるのはチュートリアルの開始時のみであるため、新しい値を入力するには [Start] ボタンをクリックする必要があります。
チュートリアルの次のステップに進むには、[Next Step] ボタンをクリックします。図はステップを進むごとに更新されて、各ブロックの最新の出力が表示されます。
チュートリアルの 1 つ前のステップを表示するには、[Previous Step] ボタンをクリックします。
チュートリアルを進めてモジュレータの 512 ループすべてを完了させるには、[Next 512 Loops] ボタンをクリックします。
例VIN=1.0V、VREF=2.5V とします。
コンパレータからの出力は、1、0、1、1、1、0、1、1 になります。
これは、8 個の出力のうちの 6 個が 1 であったことを意味します。つまり、出力はフルスケールの 75% です。
許容入力範囲は -2.5 から +2.5 （+/-VREF）であるため、スパンは -2.5 ～ +2.5 です。.
1.0 V 入力では、入力は 5.0 V スパンの下から 3.5 V 上、つまりフルスケールの 70% です。
ルーピングを続けると、上記の出力ストリームの 1 の密度が徐々に 70% に近付いていきます。
デジタル・フィルタは、1 をカウントする単純な方法より、効率的にこの傾向を検出します。