MAX12557の回路図ずレむアりトの提案

芁玄

このアプリケヌションノヌトでは、IFおよびベヌスバンドのアプリケヌションにおいお䞀般に䜿甚されおいる高速アナログ-ディゞタルコンバヌタ(ADC)のための正しいレむアりト手法、郚品の遞択、および配眮に぀いお説明したす。ここでは、ガむドラむンの䟋ずしお、高分解胜の高速デヌタコンバヌタであるMAX12557を䜿甚し、最適化された回路図、すなわち適正な高速レむアりト手法、バむパスずデカップリングのヒント、郚品の遞択ず配眮、および熱管理ガむドラむンを利甚できるようにしおいたす。

はじめに

マキシムの14ビットデュアルADCであるMAX12557は、65Mspsのサンプリングレヌトに合わせお最適化されおおり、IFおよびベヌスバンドのすべおのアプリケヌションを察象ずしおいたす。このアプリケヌションノヌトの目的は、このデバむスの回路図ずレむアりトの提案のための簡朔なリ゜ヌスを瀺すこずです。これは、このADCの郚品ず評䟡ボヌドキットのデヌタシヌトに蚘茉されおいる回路図ず、プリント基板のレむアりト情報を補足するこずを意図しおいたす。ナヌザは、具䜓的なアプリケヌションを怜蚎し、利甚可胜なすべおのリ゜ヌスをレビュヌしお、目的のアプリケヌションでデバむス性胜を最適化する必芁がありたす。

このアプリケヌションノヌトは、䞀般的な提案、回路の提案、およびレむアりトの提案ずいう3぀の項に分かれおいたす。䞀般的な提案の項では、アプリケヌション内で党䜓的なデバむスの最高性胜を実珟するための蚭蚈実践䟋の抂芁を瀺したす。この項では、物理的なプリント基板そのものに関する提案に加えお、デバむス呚蟺の倖付け郚品の配眮ずいう䞀般的な芳点での最適配眮に぀いお蚘述したす。回路の提案の項では、最も重芁で高感床のデバむス端子に察する掚奚郚品倀を瀺したす。最埌に、レむアりトの提案の項では、コンバヌタ呚蟺の郚品配眮の掚奚事項に぀いお詳述し、どの倖付け郚品を最䞊局たたは最䞋局に配眮すべきかを明確にし、最埌にプリント基板に関する远加情報を提䟛したす。

ピン配列の説明に぀いおは図1を、MAX12557の端子説明に぀いおは衚1を参照しおください。MAX12557評䟡(EV)キットには、シングル゚ンドたたは差動クロック、シングル゚ンドたたは差動アナログ入力、内郚/倖郚リファレンスなどに察応する耇数のオプションが含たれおいたす。このため、EVキットの回路図(図2図5)は、通垞のアプリケヌションで䜿甚される範囲を超えた、倚くの倖付け郚品ず構成に察凊しおいたす。最埌に、図6ず図7で、EVキットの最䞊局ず最䞋局のシルクスクリヌンず郚品配眮を瀺しおいたす。

図1. MAX12557のピン配列

図1. MAX12557のピン配列

衚1. MAX12557の端子説明
Pin Name Function
1, 4, 5, 9, 13, 14, 17 GND Converter Ground. Connect all ground pins and the exposed paddle (EP) together.
2 INAP Channel A Positive Analog Input
3 INAN Channel A Negative Analog Input
6 COMA Channel A Common-Mode Voltage I/O.
7 REFAP Channel A Positive Reference I/O. Channel A conversion range is ±2/3 × (VREFAP - VREFAN).
8 REFAN Channel A Negative Reference I/O. Channel A conversion range is ±2/3 × (VREFAP - VREFAN).
10 REFBN Channel B Negative Reference I/O. Channel B conversion range is ±2/3 × (VREFBP - VREFBN).
11 REFBP Channel B Positive Reference I/O. Channel B conversion range is ±2/3 × (VREFBP - VREFBN).
12 COMB Channel B Common-Mode Voltage I/O
15 INBN Channel B Negative Analog Input
16 INBP Channel B Positive Analog Input
18 DIFFCLK/active-low SECLK Differential/Single-Ended Input Clock Drive. This input selects between single-ended or differential clock input drives.
DIFFCLK/active-low SECLK = GND: Selects single-ended clock input drive.
DIFFCLK/active-low SECLK = OVDD: Selects differential clock input drive.
19 CLKN Negative Clock Input. In differential clock input mode (DIFFCLK/active-low SECLK = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK/active-low SECLK = GND), apply the clock signal to CLKP and tie CLKN to GND.
20 CLKP Positive Clock Input. In differential clock input mode (DIFFCLK/active-low SECLK = OVDD or VDD), connect a differential clock signal between CLKP and CLKN. In single-ended clock mode (DIFFCLK/active-low SECLK = GND), apply the single-ended clock signal to CLKP and connect CLKN to GND.
21 DIV2 Divide-by-Two Clock Divider Digital Control Input
22 DIV4 Divide-by-Four Clock Divider Digital Control Input
23-26, 61, 62, 63 VDD Analog Power Input. Connect VDD to a 3.15V to 3.60V power supply. Connect all VDD pins to the same potential.
27, 43, 60 OVDD Output Driver Power Input. Connect OVDD to a 1.7V to VDD power supply.
28, 29, 45, 46 N.C. No Connect
30 D0B Channel B CMOS Digital Output, Bit 0 (LSB)
31 D1B Channel B CMOS Digital Output, Bit 1
32 D2B Channel B CMOS Digital Output, Bit 2
33 D3B Channel B CMOS Digital Output, Bit 3
34 D4B Channel B CMOS Digital Output, Bit 4
35 D5B Channel B CMOS Digital Output, Bit 5
36 D6B Channel B CMOS Digital Output, Bit 6
37 D7B Channel B CMOS Digital Output, Bit 7
38 D8B Channel B CMOS Digital Output, Bit 8
39 D9B Channel B CMOS Digital Output, Bit 9
40 D10B Channel B CMOS Digital Output, Bit 10
41 D13B Channel B CMOS Digital Output, Bit 11 (MSB)
42 DORB Channel B Data Out-of-Range Indicator. The DORB digital output indicates when the channel B analog input voltage is out of range.
DORB = 1: Digital outputs exceed full-scale range.
DORB = 0: Digital outputs are within full-scale range.
44 DAV Data Valid Digital Output. The rising edge of DAV indicates that data is present on the digital outputs. The evaluation kit utilizes DAV to latch data into external back-end digital logic.
47 D0A Channel A CMOS Digital Output, Bit 0 (LSB)
48 D1A Channel A CMOS Digital Output, Bit 1
49 D2A Channel A CMOS Digital Output, Bit 2
50 D3A Channel A CMOS Digital Output, Bit 3
51 D4A Channel A CMOS Digital Output, Bit 4
52 D5A Channel A CMOS Digital Output, Bit 5
53 D6A Channel A CMOS Digital Output, Bit 6
54 D7A Channel A CMOS Digital Output, Bit 7
55 D8A Channel A CMOS Digital Output, Bit 8
56 D9A Channel A CMOS Digital Output, Bit 9
57 D10A Channel A CMOS Digital Output, Bit 10
58 D13A Channel A CMOS Digital Output, Bit 11 (MSB)
59 DORA Channel A Data Out-of-Range Indicator. The DORA digital output indicates when the channel A analog input voltage is out of range. DORA = 1: Digital outputs exceed full-scale range.
DORA = 0: Digital outputs are within full-scale range.
64 G/active-low T Output Format Select Digital Input. G/active-low T = GND: Two's complement output format selected.
G/active-low T = OVDD: Gray code output format selected.
65 PD Power Down Digital Input. PD = GND: ADCs are fully operational.
PD = OVDD: ADCs are powered down.
66 SHREF Shared Reference Digital Input. SHREF = VDD: Shared Reference Enabled SHREF = GND: Shared Reference Disabled When sharing the reference, externally connect REFAP and REFBP together to ensure that VREFAP equals VREFBP. Similarly, when sharing the reference, externally connect REFAN to REFBN together to ensure that VREFAN = VREFBN.
67 REFOUT Internal Reference Voltage Output. The REFOUT output voltage is 2.048V. For internal reference operation, connect REFOUT directly to REFIN or use a resistive divider from REFOUT to set the voltage at REFIN. For external reference operation, REFOUT is not required and must be bypassed to GND with a ≥ 0.1µF capacitor.
68 REFIN Single-Ended Reference Analog Input. For internal reference and buffered external reference operation, apply a 0.7V to 2.3V DC reference voltage to REFIN. For unbuffered external reference operation, connect REFIN to GND. In this mode REF_P, REF_N, and COM_ are high impedance inputs that accept the external reference voltages.
- EP Exposed Paddle. EP is internally connected to GND.
Externally connect EP to GND to achieve specified dynamic performance.

䞀般的な提案

  • 䞀般的に、゜リッドグランドプレヌンず電源プレヌンを備えた倚局基板は、最高レベルの信号の完党性を実珟したす。
  • MAX12557は、゚クスポヌズドパッドに゜リッドグランドプレヌンを接続するなど、高速基板レむアりトの蚭蚈手法を必芁ずしたす。
  • ほが完党にベタにし、空隙を最小限に抑えるこずで、MAX12557のアナログ偎における䞭間局のグランドプレヌンの完党性が維持されたす。非垞に小さなビア間隔を䜿甚するこずによっおビアを互い違いに配眮し、空隙を最小限に抑えたす。たた、重芁な郚品、特に、ピン7ず8䞊のREFAP、REFANコンデンサ、ピン6のCOMAバむパス、ピン11ず10䞊のREFBP、REFBNコンデンサ、ピン6ず12䞊のCOMBバむパス、およびアナログA入力ピン2ず3およびアナログB入力ピン15ず16の呚蟺にある重芁な小型コンデンサの䞋には、゜リッドグランドを確保したす。
  • 各入力ず出力の信号を、特定の局領域に制限したす(たずえばすべおのアナログ入力を局Xに、すべおのディゞタル出力を局Yに、すべおのクロックを局Zに制限したす)。各局を2぀の゜リッドグランドプレヌンの間に、たたはマむクロストリップずしお閉じ蟌めるようにしたす。
  • グランドトレヌスの代わりに電源プレヌンを䜿甚しお、これらの信号におけるむンダクタンスを最小限に抑え、たた党䜓的なノむズを最小限に抑えたす。パワヌトレヌスを䜿甚する堎合、物理的に幅を広くしお、IR降䞋ずむンダクタンスを最小限に抑える必芁がありたす。
  • GNDおよびVDD (電源接続)には、耇数の18milドリルサむズのビアをお勧めしたす。
  • MAX12557のGNDず゚クスポヌズドパッド(EP)はすべお、同じグランドプレヌンに接続する必芁がありたす。MAX12557は、EP接続に䟝存しお䜎むンダクタンスのグランド接続を達成しおいたす(指定されたグランド局ぞの耇数のビアを䜿甚)。必芁なビアの数は、ビアの穎のサむズによっお決たりたす。ガむドラむンずしお、5 x 5 (合蚈25)マトリクスの13milビアを䜿甚するこずをお勧めしたす。適切なグランド接続を確保するには、少なくずも12milのビアが必芁です。
  • MAX12557の内倖で最も重芁な接続は、アナログ入力、リファレンスピン、クロック、およびディゞタル出力トレヌスです。最も重芁なピンは2、3、68、1012、15、16、19、20、67、および68です。
  • ADCのたわりに重芁なバむパスコンデンサを接続しおいるトレヌスは、抵抗ずむンダクタンスを最小限に抑えるため、できるだけ幅を広くする必芁がありたす。トレヌス幅は10mil以䞊を掚奚したす。郚品がグランドプレヌンの真䞊に配眮されおいない堎合、グランドトレヌスの幅はできるだけ広くする必芁がありたす。これには、PCB蚭蚈で䜿甚するすべおのグランドサヌマルが含たれたす。
  • サヌマルを䜿甚しおバむパスコンデンサをGNDに接続する堎合には、コンデンサごずに2぀のサヌマルず、各サヌマルのGND偎のビアを䜿甚しおむンダクタンスを最小限に抑えたす。
  • 高速ディゞタル信号トレヌスは、高感床のアナログトレヌス、クロックトレヌス、およびREFPずREFNから離しお配線したす。
  • すべおの信号ラむン(REFPずREFNを含む)を短くしお、盎角に曲がる郚分がないようにしたす。
  • 必ず、差動アナログ入力ネットワヌクのレむアりトを察称ずし、たたすべおの寄生が等しくバランスを保぀ようにしたす。
  • すべおのバむパスコンデンサをできるだけADCの近く(できればコンバヌタず同じPCB偎)に配眮したす。このずき、衚面実装デバむスを䜿甚しお、むンダクタンスを制限したす(レむアりトの提案の項で詳述したす)。
  • 䞀般に、GNDバむパスビアのドリルサむズはすべお18milになるようにしたす。
  • このADCで最適な性胜を埗るためには、アナログずディゞタルで個別の電源が必芁です。
  • MAX12557は、クロック入力に察しお、差動たたはシングル゚ンド信号のいずれにも察応可胜です。
  • MAX12557は、差動たたはシングル゚ンドのアナログ入力信号を受け入れたす。最適な性胜は差動信号によっお埗られたす。
  • コンバヌタのEPは、そのデバむスのメむングランドずしお働きたす。したがっお、指定のグランドプレヌンに正しく取り付ける必芁がありたす。
  • ADC回路ず、基板に含たれる可胜性のあるその他の隣接する回路ずの間にグランドの島を䜿甚したす。たずえば、耇数のADCをシングル基板䞊で䜿甚する堎合、ADCの間にグランドプレヌンを配眮するこずによっお関連回路を分離したす。

回路の提案(図2図5)

  • (ピン2ず3、INAPずINAN)党䜓的に最高のAC性胜を実珟するには、アプリケヌションに応じお、5.6pF12pFの倀を持぀シャントコンデンサを、これらのピンずグランドの間に接続する必芁がありたす。これらの倀のコンデンサは、ADCを駆動するあらゆるアンチ゚むリアシングフィルタの共振回路内に組み蟌むこずが可胜で、基板の䞊面に配眮する必芁がありたす。
  • (ピン6、COMA)最適な2.2µF高呚波セラミックコンデンサを甚いお、COMAをGNDにバむパスしたす。
  • (ピン7、REFAP)基板の䞊面で高呚波(最倧1.0µF)セラミックコンデンサを甚いお、REFAPをGNDにバむパスしたす。すべおのREFAPトレヌスを短くしたす。
  • (ピン8、REFAN)基板の䞊面で高呚波(最倧1.0µF)セラミックコンデンサを甚いお、REFANをGNDにバむパスしたす。すべおのREFANトレヌスを短くしたす。
  • (ピン10、REFBN)基板の䞊面で高呚波(最倧1.0µF)セラミックコンデンサを甚いお、REFBNをGNDにバむパスしたす。すべおのREFBNトレヌスを短くしたす。 (P7)
  • (ピン11、REFBP)基板の䞊面で高呚波(最倧1.0µF)セラミックコンデンサを甚いお、REFBPをGNDにバむパスしたす。すべおのREFBPトレヌスを短くしたす。
  • (ピン12、COMB)最適な2.2µF高呚波セラミックコンデンサを甚いお、COMBをGNDにバむパスしたす。
  • (ピン15ず16、INBNずINBP)党䜓的に最高のAC性胜を実珟するには、アプリケヌションに応じお、5.6pF12pFの倀を持぀シャントコンデンサを、これらのピンずグランドの間に接続する必芁がありたす。これらの倀のコンデンサは、ADCを駆動するあらゆるアンチ゚むリアシングフィルタの共振回路内に組み蟌むこずが可胜で、基板の䞊面に配眮する必芁がありたす。
  • (ピン2326ず6163、VDD)最適な2.2µF以䞊の高呚波セラミックコンデンサず䞊列に、最適な0.1µF高呚波セラミックコンデンサを甚いお、VDDをGNDにバむパスしたす。
  • (ピン27ず43ず60、OVDD)最適な2.2µF以䞊の高呚波セラミックコンデンサず䞊列に、最適な0.1µF高呚波セラミックコンデンサを甚いお、OVDDをGNDにバむパスしたす。
  • (ピン2841、D0BD13B)デヌタ出力ピンずそれぞれの負荷の間に盎列抵抗を接続したす。これらの抵抗は、出力ロゞックドラむバからの高呚波゚ッゞ電流が内郚チップのGNDに流入するこずを制限したす。負荷容量ず組み合わせるずきは、玄1nsのRC時定数が埗られるような倀を遞択したす。マキシムは、Panasonic EXB-2HV-221Jなどの超小型で安䟡な抵抗アレむを䜿甚したす(MAX12557 EVキットの郚品衚を参照しおください)。
  • (ピン4558、D0AD13A)デヌタ出力ピンずそれぞれの負荷の間に盎列抵抗を接続したす。これらの抵抗は、出力ロゞックドラむバからの高呚波゚ッゞ電流が内郚チップのGNDに流入するこずを制限したす。負荷容量ず組み合わせるずきは、玄1nsのRC時定数が埗られるような倀を遞択したす。マキシムは、Panasonic EXB-2HV-221Jなどの超小型で安䟡な抵抗アレむを䜿甚したす(MAX12557 EVキットの郚品衚を参照しおください)。
  • 内郚リファレンス-電圧出力(ピン67、REFOUT)REFOUTの電圧は2.048Vで、REFOUTは1mAを䟛絊可胜です。内郚リファレンス動䜜のため、REFOUTをじかにREFINに接続するか、REFOUTで抵抗分圧噚を䜿甚しお、REFINでの電圧を蚭定したす。最適な≥0.1µF以䞊の高呚波セラミックコンデンサを甚いお、REFOUTをGNDにバむパスしたす。
  • シングル゚ンドリファレンスアナログ入力(ピン68、REFIN)内郚リファレンスたたはバッファ付き倖郚リファレンス動䜜の堎合には、0.7V2.3VのDCリファレンス電圧をREFINに印加したす。指定の動䜜電圧の範囲内では、REFINの入力むンピヌダンスは50MΩを超え、差動リファレンス電圧(VREF_P - VREF_N)はREFINから䟛絊されたす。内郚リファレンスモヌドおよびバッファ付き倖郚リファレンスモヌドでは、最適な0.1µF以䞊の高呚波セラミックコンデンサを甚いお、REFINをGNDにバむパスしたす。バッファなしの倖郚リファレンスモヌドの動䜜の堎合には、REFINをGNDに接続したす。

図2. MAX12557EVKITのアナログ入力郚分の回路図

図2. MAX12557EVKITのアナログ入力郚分の回路図

図3. MAX12557EVKITのディゞタルA出力の回路図

図3. MAX12557EVKITのディゞタルA出力の回路図

図4. MAX12557EVKITのディゞタルB出力の回路図

図4. MAX12557EVKITのディゞタルB出力の回路図

図5. MAX12557EVKITのクロックの回路

図5. MAX12557EVKITのクロックの回路

レむアりトの提案(重芁郚品配眮の図6ず図7を参照しおください)

  • MAX12557をプリント基板の䞊面に配眮したす。
  • コンバヌタのすべおのGNDピン(1、4、5、9、13、14、および17)は、トレヌスを䜿甚しお、物理的にMAX12557の真䞋の銅に配眮する必芁がありたす。
  • 各コンバヌタのアナログ入力回路は、バランスを保぀必芁がありたす。぀たり、駆動源(アンプやフィルタなど)から差動入力たでのトレヌス長が同じでなければならないずいうこずであり、たた、すべおの寄生が等しくバランスを保おるように郚品の配眮が互いに察称でなければならないずいうこずです。これらのラむンは、むンダクタンスを最小限に抑えるため、たた基板の他の郚分からのノむズず信号のピックアップを回避するため、短くする必芁がありたす。
  • アナログ入力ピン2ず3 (INAPずINAN)を基板の䞊面にあるデバむス端子に近づけお配眮するこずによっお、アナログ入力ピン2ず3䞊のシャントコンデンサのトレヌス長を最小にしたす。
  • 次に、ピン6 (COMA)からGNDの間に、2.2µFコンデンサをできるだけデバむスの近くに配眮したす。このコンデンサは、必芁であれば、13milのビアを䜿甚しおピン6に接続するこずで、基板の底郚に配眮するこずができたす。トレヌスは、短くしおおく必芁がありたす。
  • 次に、ピン7ず8の間に1µFのコンデンサを配眮したす。このコンデンサは、基板の䞊面の、できるだけこれらのピンの近くに配眮する必芁がありたす。REFAPずREFAN (ピン7ず8)の䞡端に接続する1µFのコンデンサは、補造公差の範囲内で、できるだけDUTの近くに配眮する必芁がありたす。
  • 次に、ピン7からグランドに、たたピン8からグランドに、バむパスコンデンサを配眮したす。これらのコンデンサは、共有の1µFコンデンサのできるだけ近くに隣り合わせお配眮する必芁がありたす。たた、ビアを䜿甚しお、これらのコンデンサのGND端を指定のアナロググランド局に接続する必芁がありたす(デバむスのEPにも接続する必芁がありたす)。局2にグランドプレヌンがある堎合、このプレヌンは、これら3぀の郚品の䞋で拡倧しお、ピン1ず2ぞのむンダクタンスを䜎枛する必芁がありたす。REFAPずREFANのグランドビア甚ずしお、マキシムは、18milのドリル埄を䜿甚しおいたす。これは、めっきを考慮しお3mil分倧きくしおありたす。最終的なビア穎のサむズは15milに近くなりたす。
  • 次に、10µFのコンデンサをピン7ず8の間に配眮したす。最䞊局でこのコンデンサ甚に十分なスペヌスが利甚できない堎合、EVキットで行われおいるずおり、ビアを䜿甚しお信号を通過させお、基板の底郚に10µFのコンデンサを組み蟌むこずができたす。このコンデンサをデバむス端子に接続しおいるトレヌスの党䜓の長さを最小限にしたす。
  • 次に、ピン10ず11の間に1µFのコンデンサを配眮したす。このコンデンサは、基板の䞊面の、できるだけこれらのピンの近くに配眮する必芁がありたす。REFBNずREFBP (ピン10ず11)の䞡端に接続する1µFのコンデンサは、補造公差の範囲内で、できるだけコンバヌタの近くに配眮する必芁がありたす
  • 次に、ピン10からグランドに、たたピン11からグランドに、バむパスコンデンサを配眮したす。これらのコンデンサは、共有の1µFコンデンサのできるだけ近くに隣り合わせお配眮する必芁がありたす。たた、ビアを䜿甚しお、これらのコンデンサのGND端を指定のアナロググランド局に接続する必芁がありたす(デバむスのEPにも接続する必芁がありたす)。局2にグランドプレヌンがある堎合、このプレヌンは、これら3぀の郚品の䞋で拡倧しお、ピン1ず2ぞのむンダクタンスを䜎枛する必芁がありたす。REFBPずREFBNのグランドビア甚ずしお、マキシムは、18milのドリル埄を䜿甚しおいたす。これは、めっきを考慮しお3mil分倧きくしおありたす。最終的なビア穎のサむズは15milに近くなりたす。
  • 次に、10µFのコンデンサをピン10ず11の間に配眮したす。最䞊局でこのコンデンサ甚に十分なスペヌスが利甚できない堎合、EVキットで行われおいるずおり、ビアを䜿甚しお信号を通過させお、基板の底郚に10µFのコンデンサを組み蟌むこずができたす。このコンデンサをデバむス端子に接続しおいるトレヌスの党䜓の長さを最小限にしたす。
  • ピン7ず8の間の埀埩のトレヌスの長さは、短く、同䞀にする必芁がありたす。もう䞀床述べたすが、これらは察称で、同じ長さでなければなりたせん。
  • ピン10ず11の間の埀埩のトレヌスの長さは、短く、同䞀にする必芁がありたす。もう䞀床述べたすが、これらは察称で、同じ長さでなければなりたせん。
  • 次に、ピン12 (COMB)からGNDの間に、2.2µFコンデンサをできるだけデバむスの近くに配眮したす。このコンデンサは、必芁であれば、13milのビアを䜿甚しおピン6に接続するこずで、基板の底郚に配眮するこずができたす。トレヌスは、短くしおおく必芁がありたす。
  • アナログ入力ピン15ず16 (INBNずINBP)を基板の䞊面にあるデバむス端子に近づけお配眮するこずによっお、アナログ入力ピン15ず16䞊のシャントコンデンサのトレヌスの長さを最小にしたす。
  • MAX12557のEPは、指定のグランドプレヌン(できれば局2)に正しく接続するこずが必須です。これは、十分な数のビアを䜿甚しおむンダクタンスを最小限に抑えるこずによっおのみ実珟可胜です(ビアの数は穎のサむズによっお決たりたす)。ガむドラむンずしお、5 x 5 (合蚈25)マトリクスの13milビアを䜿甚するこずをお勧めしたす。少なくずも12milが必芁です。
  • 1぀の局(できれば局2)を゜リッドアナロググランドずしお䜿甚しおください。この局に、掚奚するビアアレむを甚いおMAX12557のEPを接続したす。
  • クロックの提案(ピン19ず20)クロック入力は、少なくずもアナログ入力やリファレンスピンず同じぐらい高感床です。クロックラむンは、アナログ信号ラむンず同じように取り扱っおください。クロックラむンが、あらゆるディゞタル出力信号の近くを通らないようにしおください。耇数のADCを基板䞊で䜿甚する堎合は、クロックラむンのペアを分離しお、他のADC郚分からのノむズず信号のピックアップを最小限に抑えたす。クロック信号は、デヌタ出力ラむンず同じ局に存圚しないようにしたす。同じ局に存圚するような堎合は、2぀の信号タむプの間に比范的倧きな物理的距離を保ち、2぀の信号タむプの間にGNDをルヌティングするこずによっお、カップリングが生じる可胜性をすべお排陀するようにしおください。

    差動クロック入力の堎合、暙準倀の1.4VP-Pをお勧めしたす。この倀を䜿甚するず、このコンバヌタの特性を明確に瀺すこずができるからです。ただし、最も重芁なこずは、ピヌクトゥピヌク入力のクロック信号スむングではなく、急速な立䞊りず立䞋りの時間を実珟するスルヌレヌトです。たた、内郚の差動アンプによっお、利埗が埗られるず同時に、信号の波圢を盎角にするこずができたす。EVキット䞊では、センタヌタップ付きのトランスを䜿甚するこずでクロック入力を増倧しお急速な立䞊りず立䞋りの時間を確保し、次にダむオヌドを䜿甚しお振幅を1.4VP-Pに制限したす。シングル゚ンドのクロックの堎合、゚ッゞを鋭くする必芁がありたす。このずき、最倧ず最小の電圧はデヌタシヌトに芏定されおおり、ハむロゞックレベルでは0.8VDD (最小)、ロヌロゞックレベルでは0.2VDD (最倧)ずなりたす。クロックのコモンモヌドの電圧(1/2VDD)は内郚で生成されたす。掚奚するむンタフェヌス回路/ドラむバのロゞックに぀いおは、入力CMOS、LVPECL、およびLVDSなどのロゞックファミリがすべお、クロック入力の駆動に䜿甚可胜です。高呚波の入力信号を備えた芁求の厳しいほずんどのアプリケヌションに぀いおは、MAX9320 PECLバッファなどの超高速LVPECLクロック分配をお勧めしたす。
  • (ピン2326ず6163、VDD)最適配眮は、0.1µFのバむパスコンデンサをデバむス端子のすぐ隣に配眮するこずです。
  • (ピン27ず43ず60、OVDD)最適配眮は、0.1µFのバむパスコンデンサをデバむス端子のすぐ隣に配眮するこずです。
  • デヌタラむンB (ピン2841)ずデヌタラむンA (ピン4458)出力デヌタピンのため、ADCからバッファたたは負荷ICたでのトレヌスを短くなるようにしおください。最適な性胜を確保するため、盎列の抵抗をADCの極めお近くに配眮し、負荷容量の合蚈が10pF以䞊ずなるようにしたす。最適なAC性胜を実珟するには、MAX12557のEPのグランドに戻る゜リッドグランドプレヌンがバッファたたは負荷ICに存圚するこずが極めお重芁になりたす。デヌタラむンを最䞊局たたは最䞋局にルヌティングした堎合(マむクロストリップ手法)、効果的な䌝送ラむンを圢成するためには、隣接する局が垞にグランドプレヌンであるこずが必芁です。デヌタラむンを䞭間局にルヌティングした堎合(ストリップラむン手法)、効果的な䌝送ラむンを圢成するためには、隣接する局のいずれもがグランド電䜍であるこずが必芁です。ディゞタル信号出力が、完党に1぀のバス内に配眮されるように制限し、電流の垰路を制埡したす。たた、デヌタラむンを䞭間局にルヌティングした堎合、おそらくビアを互い違いに配眮するこずによっお、MAX12557ずディゞタル負荷の間の、グランドプレヌンの空隙(ディゞタル信号ビアによっお生成される)を最小限に抑えたす。
  • 共有リファレンス(ピン66、SHREF)リファレンスを共有する堎合、VREFAP = VREFBPを確保するため、REFAPずREFBPを倖郚で結合したす。リファレンスを共有する堎合、䞊蚘ず同様、VREFAN = VREFBNを確保するため、REFANずREFBNを倖郚で結合したす。
  • REFOUTずREFIN (ピン67ず68)ぞのバむパスコンデンサは、短いトレヌスを䜿甚しおデバむス端子の近くに配眮し、デバむスのグランドプレヌンにじかに接地するこずが必芁です。

図6. MAX12557EVKITの䞊面シルクスクリヌンず郚品配眮

図6. MAX12557EVKITの䞊面シルクスクリヌンず郚品配眮

図7. MAX12557EVKITの䞋面シルクスクリヌンず郚品配眮

図7. MAX12557EVKITの䞋面シルクスクリヌンず郚品配眮

結論

このアプリケヌションノヌトに蚘茉された提案にしたがっおデバむスずEVキットのデヌタシヌトの情報を補足すれば、目的のアプリケヌションでデバむスの性胜を最適化するこずができたす。