AN-873: ADF4xxx PLLシンセサイザ・ファミリーでのロック検出

はじめに

このアプリケーション・ノートでは、ADF4xxxインテジャーNPLLシンセサイザ・ファミリー、ADF4360-xフェーズ・ロック・ループ（PLL）シンセサイザおよび電圧制御発振器（VCO）集積化ファミリーについて説明します（このアプリケーション・ノートで説明するADF4xxx製品の詳細については、付録を参照してください）。各製品では、アナログ・ロック検出（ALD）とデジタル・ロック検出（DLD）という、2つのロック検出方式を使用できます。アプリケーションによって、それぞれに利点と欠点があります。このアプリケーション・ノートの目的は、2つのオプションについて説明し、使用するロック検出方式をユーザ自身が判断できるようにすることです。

PLLがロックされているかどうかを判断するために、ALDとDLDでは、位相周波数検出器（PFD）入力における位相誤差を使用します。図1は、PFDとチャージ・ポンプ・ブロックを示します。

デジタル・ロック検出

デジタル・ロック検出では、PLLのロック状態を示すCMOSロジック・ハイ、またはアンロック状態を示すロジック・ローを出力します。図2はDLDの状態図を示します。図3は簡略回路図を示します。機能としては、PFD入力において位相誤差を測定し、15ns位相誤差のウィンドウを使用してPLLのロック・ステータスを判断します。

PFD入力における位相誤差が、5つ以上の連続したサイクルで15nsウィンドウ内にあれば、PLLはロック状態と見なされ、ロジック・ハイが出力されます。

それ以降のPFDサイクルで、位相誤差がロックの喪失スレッショールド（30ns）の外側にドリフトすると、非ロック状態、つまりロジック・ローが示されます。PLL製品によっては、ウィンドウはR_SET抵抗によって設定されることもあります（「デジタル・ロック検出― R_SETへの依存」を参照）。15nsウィンドウと30nsウィンドウは、4.7kΩのR_SET抵抗用です。

ロックが表示されるまでにカウントされるサイクル数は、Rカウンタ・ラッチのロック検出精度（LDP）ビットによって設定されます。3サイクルまたは5サイクルを選択できます。

アナログ・ロック検出

アナログ・ロック検出（ALD）信号は、PFDからチャージ・ポンプへのアップ／ダウン信号のNORです（図1を参照）。

図4に示すように、PLLがロック状態のとき、PFD入力におけるエッジはほぼ同相です。この場合、PFD出力はQ1とQ2という非常に短いパルスから構成されます。これらの論理NORにより、立下がりパルスを持つハイレベル信号が生成されます。立下がりパルスの継続時間は、Rカウンタ・ラッチで設定されたアンチバックラッシュ・パルス幅の継続時間と同じです。図4は、ロックされたPLLのタイミング図とALDからの対応する出力を示します。

立下がりパルスを除去するために、この信号にはチップ外部でのフィルタリングが必要です。図5に示すように、このフィルタはアナログ・デュアル時定数フィルタです。アナログ・ロック検出信号はオープン・ドレイン出力です。

Q1とQ2のNORがハイレベルのとき、コンデンサC1はR2を通じて充電します。これがローレベルのとき、C1はR1を通じて放電します。正確なフィルタ設計により、ロック検出出力でPLLのロック・ステータスを正しく表現できます。ADIsimPLL^™は、フィルタの設計を支援します（www.analog.com/pllを参照）。

一般的な性能

デジタル・ロック検出信号がロックを表示してから、PLLは最終的な周波数と位相にセトリングします。その理由は、5つを超える連続したサイクルにわたって位相誤差が＜15nsとなった後で、最終的な周波数と位相がセトリングするためです。図6は、35MHzの周波数ジャンプに対する周波数誤差のシミュレーションと、対応するALD（青）およびDLD（赤）信号を示します。PLLは300μs未満でロックされます。その前に、DLDは約150μsにわたってハイレベルになります。一方、アナログ・ロック検出は、ALDの出力がフィルタリングされるため、最終的な周波数と位相が安定した後に、安定したハイレベルに到達します。

逆に、アンロック状態が発生すると、ほとんど即座にDLDはローレベルになります。ALDがローレベルに変化するには、若干の時間を要することがあります。

PFD周波数対性能

高いPFD周波数（＞15MHz）では、デジタル・ロック検出の精度が低下します。その理由は、PFD周波数の周期がロックのチェックに使用される15nsウィンドウに近づき始めるからです。たとえば、25MHzのPFD周波数では、周期は40nsとなります。このような場合、デジタル・ロック検出の精度が損なわれます。アンロック状態において、アンロック周波数が希望する周波数に近づくと、PFDでの位相誤差が15nsウィンドウに出入りするようになり、DLD信号はハイレベルとローレベルのパルスになります。

あるいは、電圧制御水晶発振器（VCXO）が使用された場合、アンロック信号とREFIN周波数との位相があまり違わないこともあります。その理由は、VCXOの周波数範囲がきわめて狭いからです。たとえば、50MHzのPFDを使用した場合、周期は20nsになります。PLLはロック状態にあり、ロックされた信号によりロジック・ハイが出力されます。

REFIN周波数を増やすと、VCXOは、VCXOの最大周波数（たとえば、50MHz＋1ppm）に達するまで周波数を追跡し、それ以上はリファレンス信号を追跡できません。PLLはもはやロック状態にありません。しかし、2つの信号の周期は20nsを超えるため、デジタル・ロック検出には30nsを超える位相誤差はなく、デジタル・ロック検出信号はロジック・ハイを表示し続けます。

アナログ・ロック検出の精度は、高いPFD周波数においてはこれほど低下しません。しかし、ALDからの立下がりパルスの幅がPFD周期全体に占める割合が高まるため、ハイレベル信号の電圧レベルは若干減少することがあります。立下がりパルスの継続時間は、Rカウンタ・ラッチで設定されたアンチバックラッシュ・パルス幅の継続時間と同じです。したがって、高いPFD周波数では小さなパルス幅が望ましいといえます。

同様にアンロック状態では、立上がりパルスが目立つようになり、ロック検出信号のアンロック電圧を上げるように機能しますが、信号レベルをCMOSのハイレベル／ローレベルから外れるほど上下変動させることはできません。このため、PFD周波数が15MHzを超える場合は、アナログ・ロック検出を推奨します。

低いPFD周波数ではリーク電流の影響が大きくなります。次に、リーク電流と、ALD/DLD性能に対する影響について説明します。

リーク電流

ループ・フィルタに入出力するリーク電流は、ALDとDLDの性能に影響を与えることがあります。リーク電流には、チャージ・ポンプ、VCO同調ポート、ループ・フィルタ・コンデンサを通じての漏れ、あるいはアクティブ・ループ・フィルタのバイアス電流など、多くの発生源が考えられます。VCO同調電圧を一定に保持し、PLLをロック状態に保持するには、PFDとチャージ・ポンプが各PFDサイクルで失われた電荷を元に戻すように機能する必要があります。そのために、PLLはPFD入力に位相誤差を設定します。これによって、チャージ・ポンプのターンオン時間が十分に確保され、各PFDサイクルで失われた電荷を元に戻すことができます。低いPFD周波数ではリーク電流の与える影響が大きくなります。なぜなら、チャージ・ポンプがスリーステート状態になる時間が十分に確保されることで、リーク電流が増えるためです。

リーク電流によって発生するPFD入力での位相誤差（秒単位）は、およそ次のようになります。

ここで、

I_CPはチャージ・ポンプ電流です。

t_PFDはPFD周波数の周期です。

アプリケーションとして、30.72MHzのリファレンスから20MHzのクロックを生成する例を考えてみます。30.72MHzを192で除算して160kHzが得られます。これがPFDに供給されます。続いて、125が乗算されて20MHzの出力周波数が得られます。3μAの最大リーク電流を持つ20MHzのVCXOは、同調可能発振器です。図7はPLLのブロック図を示します。式1を使用して、PFD入力での位相誤差を計算すると、次のようになります。

このアプリケーションでデジタル・ロック検出が使用された場合、PFD入力における18.75nsの位相誤差は、15nsウィンドウを外れます。したがって、たとえPLLがロック状態でも、DLDはハイレベルになりません。しかし式1から、I_CPが増加すると位相誤差が減ることがわかります。したがって、I_CPが4倍に増加すると、位相誤差が4.7nsまで下がってDLDウィンドウの中に戻り、DLDは再び機能します。しかし、いつでもチャージ・ポンプ電流を増やせるとは限りません。なぜなら、ループ・フィルタのコンデンサ・サイズが過大になることがあるためです。

リーク電流があると、アナログ・ロック検出の信頼性が高くなります。しかし、ロック状態ではリーク電流によってPFD入力での位相誤差が増加するため、立下がりパルスが長くなります。ALDのロック電圧レベルをハイレベルに保持するには、これらのパルスのフィルタリングを強化する必要があります。ALDフィルタ（図5）では、立下がりパルス区間でコンデンサC1の放電を遅くするために、抵抗R1を増やしてください。同様に、抵抗R2を減らせばハイ・パルス区間でのC1の充電を速めることができます。これらの値を変更する影響や、リーク電流下でのALD電圧レベルへの影響については、ADIsimPLLでシミュレートできます。

サイクル・スリップ

PFD入力での位相誤差がPLLの訂正能力を超えて蓄積すると、PLL内でサイクル・スリップが発生します。これらの検出は、チャージ・ポンプにより同調電圧を間違った方向に瞬間的に駆動させたときのセトリング過渡応答で特性を歪めることによって行うことができます（図8を参照）。フラクショナルNシンセサイザではさらに一般的ですが、PFD周波数がループ帯域幅よりずっと大きくなると、インテジャーNシンセサイザでもサイクル・スリップが発生することがあります（一般に、PFD：ループ帯域幅の比が100：1を超えると、サイクル・スリップが発生します）。

サイクル・スリップの周りでは、PFD入力での誤差が何サイクルにもわたってロック検出ウィンドウを下回るほど低下することがあるため、デジタル・ロック検出信号がアサートされます。PFDでの誤差がロックの喪失スレッショールドを超えるまでは、DLDはハイレベルを維持します。多くのサイクル・スリップを持つセトリング・トランジェントでは、これが何度も発生して、周波数が最終的にセトリングするまで、DLDがハイとローのパルスを出力することがあります。この場合は、DLDはロックの喪失検出回路としてのみ信頼できます。慎重に設計されたフィルタを使用すれば、サイクル・スリップが存在する状況下で、ロック・インジケータとしてのアナログ・ロック検出の信頼性を高めることができます。

デジタル・ロック検出― R_SETへの依存

デジタル・ロック検出でロックのチェックに使用されるタイミング・ウィンドウは、公称値で15nsです。しかし、ADF41xx、ADF42xx、ADF4001/ADF4002のシンセサイザでは、このウィンドウはR_SET値によって決定されます。図9は、DLDウィンドウがR_SETの値とともに増加することを示します。4.7kΩのR_SETに対して、公称値は15nsです。ロックの喪失スレッショールドも、R_SET値とともに増加します。DLDがハイレベルになった後、DLDがローレベルになるには、PFDでの位相誤差がロックの喪失スレッショールドを1 PFDサイクルにわたって超える必要があります。この公称値は、4.7kΩのR_SETの場合で30nsです。

デジタル・ロック検出ウィンドウを制御する機能は、アプリケーションによっては利点と見なすことができます。図7に示す例では、リーク電流によってデジタル・ロック検出が使用できなくなり、R_SETを4.7kΩから10kΩに変更すると、DLDウィンドウは約28nsまで増加します。これによって、18.75nsの最大位相誤差はDLDウィンドウ内に戻り、DLDが再び機能します。なお、R_SETの変更によって、チャージ・ポンプ電流値も変化します。R_SETが変更されてもチャージ・ポンプ電流値を一定に保持するには、チャージ・ポンプ電流の設定を変更してください。これによって、ループのダイナミック特性が変化しないことが保証されます。

高いPFD周波数が使用されるアプリケーションでは、R_SETの値を減らすことができます。これには、DLDウィンドウを減らしてPFD周期全体に占める割合を減らすことで、DLD精度を高める効果があります。

ADF4360-xでは、R_SET値とは無関係に、DLDウィンドウとロックの喪失スレッショールドがそれぞれ15nsと30nsに固定されます。

デジタル・ロック検出― アンチバックラッシュ・パルス幅への依存

アンチバックラッシュ・パルス幅がデジタル・ロック検出の動作に与える影響は小さなものです。これは多くのアプリケーションでは無視できますが、極端な場合は考慮が必要なこともあります。

図3から、DLDはアナログ・ロック検出信号を使用してロックをチェックします。アナログ・ロック検出では、常に立下がりパルスはアンチバックラッシュ・パルス幅と等しくなります。リーク電流によってPFD入力に生じる位相誤差は、このパルスによって増加します。DLD回路側から見たPFD位相誤差を計算する際には、このことを考慮に入れてください。

たとえば、PFD入力にリーク電流によって生じた10nsの位相誤差があり、ABPWが1.3nsに設定されている場合、DLD回路側から見た合計位相誤差は11.3nsです。

結論

このアプリケーション・ノートでは、ALDとDLDの利点と欠点を説明しました。DLDはそのデジタル的な特性により、PLLがロック状態にあるかどうかについて、明確なイエス／ノーの判断をくだす必要があります。特定の状況のもとでは、このアプリケーション・ノートで説明するように、DLDは誤差の影響を受けやすくなります。特定のアプリケーションにおいてDLDが正確であるかどうかを判断するには、PFD周波数とリーク電流に注意することが必要です。

フィルタリングの後、ALDでは、PLLのロック・ステータスを単なる0/1以外の方法でも表現できるようになります。出力電圧レベルでは、ロック・ステータスをさらに正確に表現できます。しかし、フィルタを慎重に設計する必要があり、アプリケーションによっては、出力電圧レベルの立上がり／立下がり時間が問題となることもあります。

付録

以下に、このアプリケーション・ノートで取り上げた製品番号の一覧を示します。

著者

Peadar Forbes

Peadar Forbesは現在、アナログ・デバイセズの通信事業部門の製品マーケティング・マネージャです。この職務に就く前は、同社でPLLシンセサイザ、集積トランシーバ、無線システム、アルゴリズムに関するアプリケーション・エンジニアリングおよびシステム・エンジニアリングの職務に従事していました。ユニバーシティ・カレッジ・コークで電気工学士、リムリック大学（アイルランド）でMBAの学位を取得しています。

Ian Collins

Ian Collinsは、コーク大学（University Cork）を電気電子工学の学士号で卒業し、2000年からアナログ･デバイセズの RF＆Microwave グループで働いています。現在は、Microwave Frequency generationグループのアプリケーション･マネージャであり、PLLおよび電圧制御発振器（VCO）製品を主に担当しております。 職場以外で家族と過ごしていない時は、写真と演劇、読書、音楽鑑賞を楽しんでいます。