FAQ

ADSP-21364 - FAQ

PLL 設定時の注意点

Q: PLLの設定を含むPMCTLレジスタを設定する上での注意点を教えて下さい。

A：  
1） CLKIN*PLLMの値の最大値は、INDIVの有効／無効によって以下の条件を満足している必要があります。 INDIV=0の時、CLKINとPLLMの積がfVCOの1/2を超えてはいけません。 INDIV=1の時、CLKINとPLLMの積がfVCOを超えてはいけません。 この条件にはPLLDの設定値は考慮されません。 スピードグレードが333MHz の場合、具体的に以下のような制約があります。
i. INDIV = 0 (divisor 1)の場合，CLKIN*PLLM < 400MHz
ii. INDIV = 1 (divisor 2)の場合、CLKIN*PLLM < 800MHz
その他のスピードグレードに関する条件は、 ADSP-21364 日本語データシート内Clock Inputの項目からfVCOの値をご確認ください。
例えば、CLKINが24.576MHzの場合に245.76MHzを生成するためには、以下のように設定する必要があります。
ustat3 = PLLM20|INDIV; dm (PMCTL) = ustat3;// INDIVが有効で、かつ(CLKIN*PLLM = 491.52) が 800以下
以下の設定は間違った使い方となります。 ustat3 = PLLM20|PLLD2|DIVEN; dm (PMCTL) = ustat3; //INDIVが無効で、かつ(CLKIN*PLLM = 491.52) が400以上

ADSP-2126xにおける外部メモリのアドレス空間

Q: ADSP-2126x ファミリーでは、外部アドレス範囲は最大24bitとなっているが、データシートでアクセスできる外部DMAアドレス空間は 0x0100,0000から0x02ff、ffffとなっている。これは0x0000、0000 から0x00ff、ffffとなるべきではないのか？

A：  
外部アドレス空間はVDSP++で定義されるアドレス空間に対応しています。例えば、ユーザはデータを0x1というアドレスに配置することは出来ませんが、0x01000001というアドレスに配置することが可能です。つまり、ユーザソースコード内で、この値を24bitのEIPP レジスタにアサインした場合、上位8bitは設定値として無効な値となり、0x000001がレジスタの初期値として使用されます。

Asynchronous Memory Interfaceに接続されたデバイスからのDSP Boot

Q: Parallel portを使用したBootは、8bit/16bitで可能か？

A：  Bootに関しては、8bitのみ対応しております。

CLKINのDutyにおける制約

Q:  CLKINのDutyに制約はありますか？

A：  CLKINのDutyに関しては、CLKIN Period等のCLKIN タイミング仕様を満足していることを前提として、CLKIN Width LowとCLKIN Width HighをそれぞれMinからMaxの間で設定いただくことが出来ます。この場合、50%を満足する必要はございません。