FAQ

ADSP-21369 - FAQ

SPI Master Boot時のSPI Baud rate

Q: SPI Master Boot時のSPI Baud rateはどのように設定されるのでしょうか？

A：   SPI Baud RateはBoot時にBoot Modeにあった初期値が自動設定されます。
SPI Master Bootの場合は，SPIBAUD = 0x64となります。
この場合、SPI Baud rateは
BAUD rate = CCLK / 8 x SPIBAUD(bit15-1)
= 266MHz / 8 x 50
= 832.5kHz
となります。SPIBAUDはbit15-1かつ10進数表記であることにご注意ください。

PLL 設定時の注意点

Q: PLLの設定を含むPMCTLレジスタを設定する上での注意点を教えて下さい。

A：  
1） CLKIN*PLLMの値の最大値は、INDIVの有効／無効によって以下の条件を満足している必要があります。 INDIV=0の時、CLKINとPLLMの積がfVCOの1/2を超えてはいけません。 INDIV=1の時、CLKINとPLLMの積がfVCOを超えてはいけません。 この条件にはPLLDの設定値は考慮されません。 スピードグレードが333MHz の場合、具体的に以下のような制約があります。
i. INDIV = 0 (divisor 1)の場合，CLKIN*PLLM < 400MHz
ii. INDIV = 1 (divisor 2)の場合、CLKIN*PLLM < 800MHz
その他のスピードグレードに関する条件は、 ADSP-21364 日本語データシート内Clock Inputの項目からfVCOの値をご確認ください。
例えば、CLKINが24.576MHzの場合に245.76MHzを生成するためには、以下のように設定する必要があります。
ustat3 = PLLM20|INDIV; dm (PMCTL) = ustat3;// INDIVが有効で、かつ(CLKIN*PLLM = 491.52) が 800以下
以下の設定は間違った使い方となります。 ustat3 = PLLM20|PLLD2|DIVEN; dm (PMCTL) = ustat3; //INDIVが無効で、かつ(CLKIN*PLLM = 491.52) が400以上

CLKINのPCGへのルーティング

Q:  CLKINはPCGにルーティングできるのか？

A：  可能です。Clock Sourceのregisterにより、CLKINからのクロック供給か、 SRUからのクロック供給かが選択できます。

CLKINのDutyにおける制約

Q:  CLKINのDutyに制約はありますか？

A：  CLKINのDutyに関しては、CLKIN Period等のCLKIN タイミング仕様を満足していることを前提として、CLKIN Width LowとCLKIN Width HighをそれぞれMinからMaxの間で設定いただくことが出来ます。この場合、50%を満足する必要はございません。

SPI Master Boot時のSPI Baud rate

Q: SPI Master Boot時のSPI Baud rateはどのように設定されるのでしょうか？

A：   SPI Baud RateはBoot時にBoot Modeにあった初期値が自動設定されます。
SPI Master Bootの場合は，SPIBAUD = 0x64となります。
この場合、SPI Baud rateは
BAUD rate = CCLK / 8 x SPIBAUD(bit15-1)
= 266MHz / 8 x 50
= 832.5kHz
となります。SPIBAUDはbit15-1かつ10進数表記であることにご注意ください。