AN-2065：優化AD9081及AD9082的射頻性能

作者：ADI


簡介

AD9081 和 AD9082 混合訊號前端(MxFE®) 元件是許多應用中使用的高性能、高整合度射頻數位類比轉換器(DAC)和射頻類比數位轉換器(ADC)。

二者都包含四個16位元、12 GSPS最大取樣速率的DAC核心。AD9081包含四個12位元、4 GSPS速率ADC核心，而AD9082包含兩個12位元、6 GSPS速率ADC核心。

此兩款元件均有16線24.75 Gbps JESD204C或15.5 Gbps JESD204B收發器埠、晶片內時脈倍頻器和數位訊號處理功能，適合多頻段RF無線電應用。此兩款元件均整合了一個插值器（可旁路）和抽取器，可實現超寬頻能力，並提供低延遲環回和跳頻模式，適合相位陣列雷達系統和電子戰干擾器應用。

透過仔細選擇巴倫和阻抗匹配，AD9081和AD9082的DAC和ADC具有7.5 GHz的可用頻寬。AD9081和AD9082均可利用高達12 GHz的外部時脈直接驅動。

本應用筆記還可用於優化AD9988、 AD9986、 AD9207、 AD9209 和 AD9177的射頻和時脈前端。有關這些元件之間主要區別的更多資訊，請參閱UG-1578。

概述

在更高頻率下優化DAC/ADC/時脈性能


大多數射頻介面設計為50 Ω單端或100 Ω差分。然而，這通常僅適用於較低頻率。

AD9081和AD9082 RF DAC、ADC和時脈的工作頻率高達6 GHz或更高，矽晶片和層壓封裝上的寄生效應會導致輸入或輸出阻抗隨頻率發生明顯變化。

圖1中的史密斯圓圖顯示了AD9081 ADC的差分輸入阻抗隨頻率的變化。圖1顯示AD9081 ADC的差分輸入阻抗從低頻時的100 Ω開始，然後在較高頻率時繞史密斯圓圖盤旋上升。圖2顯示ADC輸入導納的實部在0到8 GHz範圍內從50 Ω變化到250 Ω。

Figure 1. AD9081 ADC Input Impedance Varies Significantly over Frequency Due to Parasitic of Silicon Die and Package (Smith Chart is Referenced to 100 Ω).

圖 1. 由於矽片和封裝的寄生效應，AD9081 ADC 輸入阻抗隨頻率變化明顯（史密斯圓圖以 100 Ω 為參考）

Figure 2. The Real Part of the AD9081 ADC Input Admittance Varies from 50 Ω to 250 Ω over Frequency.

圖 2. AD9081 ADC 輸入導納的實部隨頻率在 50 Ω 至 250 Ω 之間變化

AD9081和AD9082（ADC、DAC和時脈）的所有RF輸入/輸出(I/O)都可以使用圖3所示的簡單原理圖進行建模。

Figure 3. Simple Circuit Model for the AD9081 and AD9082 RF I/O Impedances.

圖 3. AD9081 和 AD9082 RF I/O 阻抗的簡單電路模型

該模型從晶片上預期的100 Ω差分電阻開始。每個RF I/O都包括晶片上的一些寄生並聯電容(CPAR) ，其使阻抗向下旋轉到史密斯圓圖的左下象限。然後，從矽片到封裝BGA接腳的封裝佈線（TL1、TL2）使阻抗繞著史密斯圓圖順時針旋轉，產生類似於圖1所示的史密斯圓圖。

由於阻抗隨頻率變化，有必要仔細設計系統印刷電路板(PCB)，使AD9081在特定目標頻段發揮理想性能。

AD9081和AD9082的DAC輸出阻抗和時脈輸入阻抗隨頻率的變化相似。

如果使用巴倫將差模訊號轉換為單端（或相反），巴倫阻抗也會隨頻率變化，這也會明顯影響DAC、ADC或時脈性能。巴倫和ADC/DAC阻抗隨頻率的變化會產生複雜的阻抗匹配問題，若不使用電路模擬器，我們將難以在寬頻率範圍內優化性能。

ADI提供Keysight先進設計系統(ADS)電路模擬器檔案，可利用其來優化AD9081和AD9082 DAC、ADC、時脈RF I/O針對特定頻段的PCB設計和巴倫選擇。實際模型資訊包含在Touchstone格式的.sNp檔中，其他電路模擬器也可以使用。

AD9081和AD9082的ADS檔案

ADS檔案中包含的AD9081和AD9082射頻模型（參見圖4）可用於設計系統板，以在特定目標頻段實現理想性能。ADS檔案提供了RF DAC輸出、RF ADC輸入和時脈輸入的RF模型。

Figure 4. Contents of the AD9081 and AD9082 ADS Archive Showing S-Parameter and Circuit Analysis Schematics for the DAC, ADC, and Clock Interfaces.

圖 4. AD9081 和 AD9082 ADS 檔案的內容，包括 S 參數和 DAC、ADC、時脈介面的電路分析原理圖

對於所有三個RF介面，ADS檔案包含以下內容：

  • S參數分析，可用於查看封裝BGA接腳處3個RF介面的輸入/輸出阻抗。
  • 電路分析，可用於在系統板上模擬和優化不同頻率下的性能。

AD9081和AD9082的實際DAC、ADC和時脈模型是一組Touchstone .sNp文件。對於非ADS用戶，這些.sNp檔也包含在 AD908x_RF_Models.zip 文件的 AD908x_Sparameter_Models資料夾中。本應用筆記中顯示的ADS原理圖可用於指導其他電路模擬器中AD9081和AD9082模型的設定和模擬。

資料檔案夾 ADS Archive 還包括一個名為 "Balun sparameters"的資料夾。"Balun s-parameters"資料夾包含以下內容：

  • 來自Min-Circuits網站的TCM1-83X+（0.01 GHz至8 GHz 1:1）、TCM2-43X+（0.01 GHz至4 GHz 2:1）、MTX2-143+（5.5 GHz至13.5 GHz 2:1）、NCR2-123+（4.7 GHz至12 GHz 2:1）巴倫的S參數。
  • 來自Murata的3.2 GHz至6 GHz LDB184G6BAAE047 (1:1)、LDB184G6BAAE048 (2:1)和 LDB184G6BAAE049 (4:1)巴倫的S參數。
  • ADI對Marki BALH-0009SMG（0.0005 GHz至9 GHz 1:1）巴倫的測量結果。
  • Marki BAL-0416SMG（4 GHz至16 GHz 2:1）巴倫的S參數。
  • 對於非 ADS 用戶，巴倫參數資料夾也可以在AD908x_RF_Models.zip文件中找到。

用戶還可以使用任意一組巴倫s參數來對AD9081和AD9082進行性能模擬。

AD9081和AD9082 DAC模型

如圖5所示，AD9081 DAC0和DAC3輸出的封裝佈線比DAC1和DAC2輸出的封裝佈線要長。在較高頻率下，長度差異影響明顯，因此 ADS 檔案包含 DAC0/DAC3 和DAC1/DAC2的不同模型。

Figure 5. DAC Output Traces for the AD9081 Package.

圖 5. AD9081 封裝的 DAC 輸出佈線

DAC S參數分析


TADS檔案中的DAC_S-parameter_Analysis原理圖可用於查看封裝BGA接腳處AD9081和AD9082的DAC輸出阻抗。圖8顯示了原理圖。透過致能或禁用兩個.s4p檔中的一個，用戶可以選擇DAC0/DAC3輸出或DAC1/DAC2輸出。原理圖中的Term2是DAC電流源所在的晶片內埠。對於S參數分析，Term2設定為高阻抗。Term1提供封裝BGA接腳處的模擬DAC輸出阻抗。

對於非ADS用戶，AD9081/2_RF_Models.zip檔中包含同樣的.s4p檔，任何電路模擬器都可以使用。

圖6顯示了運行DAC_S-parameter_Analysis模擬的結果。圖6表明，同AD9081和AD9082 ADC輸入阻抗一樣，DAC輸出阻抗也隨頻率明顯變化。由於封裝佈線較短，DAC1和DAC2圍繞史密斯圓圖的旋轉比DAC0和DAC2少。圖7顯示，同ADC輸入一樣，DAC輸出導納的實部在低頻時接近100 Ω，在3 GHz左右下降到25 Ω附近，然後在更高頻率時上升到100 Ω以上。

Figure 6. AD9081 and AD9082 DAC Output Impedance Varies Significantly over Frequency (Smith Chart is Referenced to 100 Ω).

圖 6. AD9081 和 AD9082 DAC 輸出阻抗隨頻率變化明顯（史密斯圓圖以 100 Ω 為參考）

Figure 7. The Real Part of the AD9081 and AD9082 DAC Output Admittance Varies from 25 Ω to 250 Ω over Frequency.

圖 7. AD9081 和 AD9082 DAC 輸出導納的實部隨頻率在 25 Ω 至 250 Ω 之間變化

Figure 8. ADS Circuit Schematic for the DAC S-Parameter Analysis.

圖 8. 用於 DAC S 參數分析的 ADS 電路原理圖

DAC電路分析


ADS檔案中的DAC_Circuit_Analysis原理圖（參見圖14）可用於模擬和優化特定頻率範圍內的DAC輸出功率。對於此電路分析，理想電流源連接到DAC .s4p模型的P1和P2。

使用者選擇滿量程DAC輸出電流(IOUTFS)、數位回退(dBFS)和DAC工作頻率(fDAC) 設定。然後，用戶可以透過致能或禁用兩個.s4p檔來選擇DAC0/DAC3輸出或DAC1/DAC2輸出。

圖14包含DAC輸出和巴倫輸入之間的PCB佈線的兩個簡化模型。對於理想模型，使用者選擇PCB佈線的差分阻抗(Ω)和佈線的電氣長度(psec)。此種理想分析可用於分析不同PCB線路阻抗和長度對應的DAC性能。

對於PCB佈線的物理模型，使用者在MSUB模組中定義PCB的基本資訊（電介質厚度、介電常數和金屬厚度），然後在MCLIN模組中輸入PCB佈線的特定資訊（線寬、線距和線長）。物理模型可用於模擬不同PCB設計的DAC性能。

在實踐中，為使模擬的和測量的DAC輸出功率（相對於頻率）具有理想一致性，ADI發現有必要對PCB佈線執行電磁(EM)模擬。

用戶可以為其打算使用的特定巴倫選擇S參數。只要佈線和連接到巴倫單端輸出的同軸連接器與50 Ω匹配良好，就沒有必要將其納入DAC電路分析中。

如果用戶計畫使用AD9081和AD9082 DAC直接驅動另一個差分元件，那麼運行DAC電路分析的簡單方法是禁用巴倫.s3p檔並致能理想的1:1巴倫。然後可以修改Term1的電阻，以向DAC提供任何所需的差分負載阻抗。

圖14中顯示的MeasEqn模組中的公式用於計算傳送到巴倫輸出上50 Ω負載的功率。

DAC代表使用離散和統一時間間隔的連續時域訊號，如圖9所示。DAC的零階保持或階躍響應導致sin(x)/x頻率響應如圖10所示，其中 fDAC 是DAC的工作頻率。

Figure 9. DAC Represents Continuous Waveform Using Discrete Time Intervals.

圖 9. DAC 代表使用離散時間間隔的連續波形

Figure 10. Sin (x)/x Frequency Response Due to Step Response of the DAC.

圖 10. DAC 階躍回應導致的 Sin(x)/x 頻率響應

圖11顯示，對於fDAC = 11.8 GHz，在 fDAC/2 = 5.9 GHz時，Sin(x)/x滾降使DAC輸出功率降低大約4 dB。圖12顯示了在有和沒有Sin(x)/x滾降的情況下，AD9081和AD9082 DAC使用典型巴倫的模擬回應。

Figure 11. Impact of Sin(x)/x Function for fDAC = 11.8 GHz.

圖 11. Sin(x)/x 函數的影響， fDAC = 11.8 GHz.

Figure 12. Simulated AD9081 and AD9082 DAC Response with and Without Sin (x)/x Roll Off for fDAC = 11.8 GHz.

圖 12. AD9081 和 AD9082 DAC 的模擬回應，有和沒有 Sin(x)/x滾降兩種情況，fDAC = 11.8 GHz.

可以對DAC輸出應用反Sinc校正，以部分補償Sin(x)/x滾降（參見圖13）。圖14中顯示的MeasEqn模組中的InvSinc函數包括典型反sinc濾波器的曲線擬合公式。可以將InvSinc變數增加到ADS資料顯示中的模擬PTsinc計算中。AD9081和AD9082內部沒有反sinc校正，但可以使用FPGA或專用積體電路(ASIC)在系統層面應用此校正。關於InvSinc校正的進一步討論，請參閱在更高頻率下優化AD9081和AD9082 DAC性能 部分。

透過使用低通濾波器和放大器，可以將 AD9081 和 AD9082 DAC 的可用頻寬擴展到高於 6.0 GHz 的第二奈奎斯特區。有關更多資訊，請參閱在更高頻率下優化 AD9081 和AD9082 DAC 性能部分。

Figure 13. Plot Showing Sin(x)/x Roll Off, Inverse Sinc Correction, and Composite DAC Response as a Function of fREQ/fDAC.

圖 13. Sin(x)/x 滾降、反 Sinc 校正以及複合 DAC 回應與 fREQ/fDAC的關係

Figure 14. ADS Circuit Schematic for the DAC_Circuit_Analysis.

圖 14. 用於 DAC 電路分析的 ADS 電路原理圖

ADI評估板上測量和模擬的DAC輸出功率


借助系統PCB的準確EM模型和所用巴倫的S參數，可以使用ADS檔案中的DAC_Circuit_Analysis原理圖（參見圖14）來準確預測DAC輸出功率與頻率的關係。圖15、圖16和圖17顯示了使用三種不同市售SMT巴倫的模擬和測量的輸出功率。這些模擬是透過PCB板的完整EM模擬完成的，其中包括佈線和巴倫輸出上的同軸連接器。

Figure 15. Measured and Simulated AD9081 and AD9082 DAC Output Power (POUT) vs. Frequency on ADI Evaluation Board with Mini-Circuits TCM1-83X+ 1:1 Balun.

圖 15. ADI 評估板上測量的和模擬的 AD9081 和 AD9082 DAC 輸出功率(POUT) 與頻率的關係，採用 Mini-Circuits TCM1-83X+ 1:1 巴倫

Figure 16. Measured and Simulated AD9081 and AD9082 DAC0/DAC3 POUT vs. Frequency on ADI Evaluation Board with Marki BALH-0009 1:1 Balun.

圖 16. ADI 評估板上測量的和模擬的 AD9081 和 AD9082 DAC0/DAC3 POUT 與頻率的關係，採用 Marki BALH-0009 1:1 巴倫

Figure 17. Measured and Simulated AD9081 and AD9082 DAC0/DAC3 POUT vs. Frequency on ADI Evaluation Board with Murata LDB184G6BAAE048 2:1 Balun.

圖 17. ADI 評估板上測量的和模擬的 AD9081 和 AD9082 DAC0/DAC3 POUT 與頻率的關係，採用 Murata LDB184G6BAAE048 2:1 巴倫

測量得出的和建模得出的 POUT 間的一致性表明，AD9081和AD9082 DAC模型為優化系統板設計以實現所需DAC性能提供了一個有用的工具。


使用AD9081和AD9082 DAC模型優化系統PCB設計


由於AD9081和AD9082封裝中的佈線較長，DAC0和DAC3的輸出阻抗與DAC1和DAC2略有不同。圖18顯示了使用TCM1-83X+巴倫的兩個不同模型的模擬輸出功率。由於佈線較長，DAC0和DAC3功率發生滾降的頻率低於DAC1和DAC2。

Figure 18. Comparison of Simulated Output Power of the DAC0 and DAC3, and the DAC1 and DAC2 with the TCM1-83X+ Balun, Simulations Include Sin (x)/x Roll Off.

圖 18. DAC0/DAC3 與 DAC1/DAC2 的模擬輸出功率比較，使用 TCM1-83X+巴倫，模擬包括 Sin(x)/x 滾降

圖19顯示了AD9081和AD9082 DAC0/3的模擬POUT與頻率的關係，輸出端使用理想的1:1和2:1巴倫。2:1巴倫在較低頻率時提供更高的輸出功率，此時DAC輸出阻抗接近100 Ω。但在1 GHz至5 GHz頻率範圍內，圖7顯示DAC輸出阻抗更接近50 Ω，理想1:1巴倫提供最高輸出功率。注: 圖18和圖19中顯示的模擬曲線包括由於DAC的階躍回應而導致的sin(x)/x滾降。

Figure 19. Simulated AD9081 and AD9082 DAC0 and DAC3 Output Power with Ideal 1:1 and 2:1 Baluns, Simulations Include Sin (x)/x Roll Off.

圖 19. AD9081 和 AD9082 DAC0 和 DAC3 的模擬輸出功率，使用理想 1:1 和 2:1 巴倫，模擬包括 Sin(x)/x 滾降

在實踐中，ADI發現，像Marki BALH-0009和minicircuits TCM1-83X+這樣的1:1巴倫可為AD9081和AD9082 DAC提供理想的寬頻輸出功率。

選擇巴倫之後，PCB設計的第二重要的特性是用於將AD9081和AD9082 DAC連接到巴倫輸入的差分佈線。圖20顯示了DAC輸出和TCM1-83X+巴倫之間使用理想100 Ω和50 Ω差分對的模擬輸出功率。由於DAC輸出阻抗在2 GHz至4 GHz範圍內更接近50Ω，因此50Ω差分PCB佈線可在該頻率範圍內產生理想性能。ADI在AD9081和AD9082 PCB上使用了50Ω差分對，以將DAC輸出路由到巴倫輸入。

Figure 20. Simulated AD9081 and AD9082 DAC Output Power with TCM1-83X+ Balun, and PCB Trace Length of 30 ps, Simulations Include Sin (x)/x Roll Off.

圖 20. AD9081 和 AD9082 DAC 的模擬輸出功率，使用 TCM1-83X+巴倫，PCB 佈線長度為 30 ps，模擬包括 Sin(x)/x 滾降

除了DAC和巴倫之間的PCB佈線的阻抗之外，這些佈線的長度還充當DAC輸出阻抗與巴倫輸入阻抗（二者均隨頻率而大幅變化）之間的調諧元件。圖21顯示，對於TCM1-83X+巴倫，較短的50Ω差分對線長可提供理想的3 dB頻寬。

Figure 21. Simulated DAC0 and DAC3 Output Power with TCM1-83X+ Balun and 50 Ω Differential Pair Simulations Include Sin (x)/x Roll Off.

圖 21. DAC0 和 DAC3 的模擬輸出功率，使用 TCM1-83X+巴倫和 50 Ω差分對，模擬包括 Sin(x)/x 滾降

優化AD9081和AD9082 DAC輸出功率的最後調諧手段是可以在巴倫的輸入埠增加一些小的並聯調諧電容。如圖22所示，模擬顯示，在BALH-0009輸入端使用小電容可提升4.0 GHz附近的DAC性能。

Figure 22. Simulated DAC1 and DAC2 Output Power with BALH-0009 and Shunt Tuning Capacitors at Balun Inputs, Simulation Done with PCB Trace Differential Trace Impedance of 50 Ω and Trace Length of 50 psec.

圖 22. DAC1 和 DAC2 的模擬輸出功率，使用 BALH-0009，巴倫輸入端有並聯調諧電容，模擬利用 50Ω 的 PCB 佈線差分佈線阻抗和 50 psec的佈線長度完成

但是，圖23顯示，對於TCM1-83X+，巴倫輸入端的額外電容導致3 dB頻寬小幅降低。EM模擬顯示，透過將TCM1-83X+巴倫的GND層從PCB的第2層移動到第3層，可以減少巴倫焊墊的寄生電容，並改善DAC的高頻回應。

Figure 23. Simulated DAC0 and DAC3 Output Power with TCM1-83X+ and Shunt Tuning Capacitors at Balun Inputs, Simulation Done with PCB Trace Differential Trace Impedance of 50 Ω and Trace Length of 20 psec.

圖 23. DAC0 和 DAC3 的模擬輸出功率，使用 TCM1-83X+，巴倫輸入端有並聯調諧電容，模擬利用 50Ω 的 PCB 佈線差分佈線阻抗和 20 psec的佈線長度完成

在更高頻率下優化AD9081和AD9082 DAC性能


如DAC電路分析部分中所提到的，AD9081和AD9082 DAC的Sin(x)/x滾降可以透過外部FPGA或ASIC應用反sinc濾波器函數來校正。透過將InvSinc變數增加到DAC Circuit Analysis資料集中的PTdBm變數，便可利用所應用的反sinc濾波器模擬預期的 POUT。

圖24顯示了使用BALH-0009巴倫測得的AD9081和AD9082 DAC輸出功率與頻率的關係。反sinc校正將3 dB頻寬從4 GHz提高到5 GHz。圖25表明，使用LDB184G6BAAE048 Murata 2:1巴倫時，將反sinc函數應用於所測得的 POUT 可提供從2 GHz到6 GHz的相對平坦的回應。

Figure 24. Measured DAC0 and DAC3 3 dB Bandwidth with BALH-0009 balun on the AD9081 and AD9082 Evaluation Boards, with and Without Inverse Sinc Correction.

圖 24. 在 AD9081 和 AD9082 評估板上使用 BALH-0009 巴倫測量的DAC0 和 DAC3 3 dB 頻寬，使用和不使用反 Sinc 校正兩種情況

Figure 25. Measured DAC0 and DAC3 Output Power with LDB184G6BAAE048 balun on the AD9081 and AD9082 Evaluation Boards, with and Without Inverse Sinc Correction.

圖 25. 在 AD9081 和 AD9082 評估板上使用 LDB184G6BAAE048 巴倫測量的 DAC0 和 DAC3 輸出功率，使用和不使用反 Sinc 校正兩種情況

另外所進行的測量顯示可以在第二奈奎斯特區（當fDAC = 11.8 GHz時，高於5.9 GHz）使用AD9081和AD9082 DAC。圖27顯示了所使用的測量設定。使用Murata 3.2 GHz至6.0 GHz 2:1巴倫，因為其在5 GHz至6 GHz頻率範圍內能提供最平坦的頻率響應。Mini-Circuits高通濾波器抑制了所有低於6.3 GHz的DAC輸出功率。HMC3653 增益模組用於放大6.3 GHz以上的DAC輸出訊號。

在第二奈奎斯特區測量的和模擬的AD9081和AD9082 DAC輸出功率如圖26所示。圖27中的訊號鏈顯示從6.4 GHz到8.3 GHz的功率大於0 dBm。模擬的和測量的頻率響應的大致形狀符合得非常好。測量資料和模擬資料中的不同峰值和穀值，可能是由於連接各種評估板所使用的電纜長度所致。模擬中未包括這些電纜長度。

Figure 26. Measured and Simulated AD9081 and AD9082 DAC Output Power in the 2nd Nyquist Zone.

圖 26. 在第二奈奎斯特區測量的和模擬的 AD9081 和AD9082 DAC 輸出功率

Figure 27. Measurement Setup for Operating the AD9081 and AD9082 DAC in the 2nd Nyquist Zone.

圖 27. 在第二奈奎斯特區使用 AD9081 和 AD9082 DAC 的測量設置

圖28顯示訊號鏈為使用100 MHz 5G FR2向量的7.5 GHz 256 QAM訊號提供EVM = -52.9 dBC。

Figure 28. Measured AD9081 and AD9082 DAC EVM at 7.5 GHz with 100 MHz 5G FR2 Vector.

圖 28. 在 7.5 GHz 使用 100 MHz 5G FR2 向量測量的 AD9081 和 AD9082 DAC EVM

DAC小結


AD9081和AD9082 DAC的輸出阻抗隨頻率變化明顯，因此有必要使用模擬工具進行巴倫選擇和PCB設計，以優化其在特定目標頻段的性能。ADS檔案中的DAC_Circuit_Analysis原理圖（參見圖14）可用來執行此任務。

優化DAC性能的關鍵設計參數如下：

  • 巴倫選擇。
  • DAC輸出和巴倫輸入之間的PCB佈線的阻抗。
  • DAC輸出和巴倫輸入之間的PCB佈線的長度。
  • 巴倫輸入端的並聯電容。

除了前面列出的專案，還應注意巴倫輸出端的任何PCB佈線或同軸電纜連接器也應能更匹配50 Ω。

為使模擬的和測量的AD9081和AD9082 DAC輸出功率（相對於頻率）實現良好的相關性，有必要對所有PCB佈線進行全EM模擬，以考慮所有寄生效應（例如安裝焊墊、貫孔和同軸電纜連接器）。

借助可用的模型、正確的巴倫選擇和PCB的精心優化，可以實現高達4.5 GHz的3 dB頻寬。應用外部反sinc校正可將3 dB頻寬提升至5.25 GHz。在第二奈奎斯特區使用AD9081和AD9082 DAC時，可以實現高達7.5 GHz的可用頻寬。

AD9081和AD9082 ADC模型

AD9081包含四個12位元、4 GSPS速率ADC核心，而AD9082包含兩個12位、6 GSPS核心。由於如此差異，此兩款ADC具有不同的輸入阻抗和模型。


ADC S參數分析


ADS檔案中的ADC_S-parameter_Analysis原理圖（參見圖31）可用於查看封裝BGA接腳處AD9081和AD9082的ADC輸入阻抗。透過致能或禁用兩個.s3p檔中的一個，用戶可以選擇AD9081或AD9082 ADC。.s3p檔的埠3是ADC採樣器輸入端的高阻抗節點；因此，對於S參數分析，該埠以高阻抗端接。

對於非ADS用戶，AD9081/2_RF_Models.zip檔中包含同樣的.s3p檔，任何電路模擬器都可以使用。

圖29顯示了運行ADC S參數分析模擬的結果。AD9081曲線與圖1相匹配，但由於AD9082 ADC前端具有更高的晶片內寄生效應，因此其輸入阻抗隨頻率的變化比AD9081稍大。圖30顯示，ADC輸入導納的實部在低頻時接近100 Ω，在2 GHz到4 GHz之間時下降到50 Ω附近，然後在4 GHz以上時增大。

Figure 29. AD9081 and AD9082 ADC input Impedance Varies Significantly over Frequency.

圖 29. AD9081 和 AD9082 ADC 輸入阻抗隨頻率變化顯著

Figure 30. The Real Part of the AD9081 and AD9082 DC Input Admittance Varies from 50 Ω to 350 Ω over Frequency.

圖 30. AD9081 和 AD9082 ADC 輸入導納的實部隨頻率在50 Ω 至 350 Ω 之間變化

Figure 31. ADS Circuit Schematic for the ADC_S-parameter_Analysis.

圖 31. 用於 ADC S 參數分析的 ADS 電路原理圖

ADC電路分析


ADS檔案中的ADC_Circuit_Analysis原理圖（參見圖32）可用於模擬和優化特定頻率範圍內的ADC性能。用戶選擇所需的輸入功率(dBm)，然後像S參數原理圖一樣，透過致能或禁用兩個.s3p檔，用戶可以選擇AD9081或AD9082 ADC。

.s3p模型的埠3是ADC採樣器的輸入，因此其以高阻抗端接。

接下來，用戶便可為其打算使用的特定巴倫選擇S參數。

圖32包含巴倫輸出和ADC輸入之間的PCB佈線的兩個簡化模型。對於理想模型，使用者選擇PCB佈線的差分阻抗(Ω)和佈線的電氣長度(psec)。此種理想分析可用於分析不同PCB線路阻抗和長度對應的ADC性能。

Figure 32. ADS Circuit Schematic for the ADC_Circuit_Analysis.

圖 32. 用於 ADC 電路分析的 ADS 電路原理圖

對於PCB佈線的物理模型，使用者在MSUB模組中定義PCB的基本資訊（電介質厚度、介電常數和金屬厚度），然後在MCLIN模組中輸入PCB佈線的特定資訊（線寬、線距和線長）。物理分析可用於模擬不同PCB設計的ADC性能。

在實踐中，為使模擬的和測量的ADC頻率響應具有很好的一致性，ADI發現有必要對PCB佈線執行EM模擬。

只要佈線和連接到巴倫單端輸入的同軸連接器與50 Ω匹配良好，就沒有必要將其納入ADC模擬中。

如果使用者計畫使用差模訊號直接驅動AD9081和AD9082 ADC，那麼運行電路分析的簡單方法是禁用巴倫.s3p檔並使能理想1:1巴倫。然後可以修改埠2的電阻，以向ADC提供任何所需的差分源阻抗。

圖32中顯示的MeasEqn模組中的方程式用於感測傳送到ADC採樣器的電壓，並基於0.7375 V峰值(1.475 V p-p)的滿量程ADC輸入電壓將其轉換為dBFS值。出於除錯目的，ADC採樣電壓也被轉換為功率(dBm)值（假設負載阻抗為100 Ω）。


ADI評估板上測量和模擬的ADC頻率響應


借助系統PCB的準確EM模型和所用巴倫的s參數，可以使用圖 32 所示的 ADC_Circuit_Analysis 原理圖來準確預測AD9081和AD9082 ADC的頻率響應。圖33和圖34顯示了使用TCM1-83X+和BALH-0009巴倫的AD9081 ADC的模擬回應和測量回應。這些模擬是透過PCB的完整EM模擬完成的，其中包括佈線和巴倫輸出上的同軸連接器。

Figure 33. Measured and Simulated AD9081 ADC Frequency Response with the TCM1-83X+ Balun.

圖 33. 使用 TCM1-83X+巴倫測量的和模擬的 AD9081 ADC 頻率響應

Figure 34. Measured vs. Simulated AD9081 ADC Frequency Response with the BALH-0009 Balun.

圖 34. 使用 BALH-0009 巴倫測量的和模擬的 AD9081 ADC 頻率響應

測量得出的和建模得出的POUT之間的一致性表明，AD9081和AD9082 ADC模型為優化系統板設計以實現所需ADC性能提供了一個有用的工具。


使用AD9081和AD9082 ADC模型優化系統性能


AD9081和AD9082 ADC的輸入阻抗略有不同。圖35顯示了使用TCM1-83X+巴倫的兩個不同模型的模擬頻率響應。由於寄生效應略高，AD9082在較高頻率下的滾降速度比AD9081稍快。

Figure 35. Comparison of Simulated Frequency Response of AD9081 and AD9082 with TCM1-83X+ Balun and 0 psec PCB Trace from the Balun Output to the ADC Input.

圖 35. AD9081 和 AD9082 的模擬頻率響應比較，使用 TCM1-83X+巴倫，從巴倫輸出到 ADC 輸入的 PCB 佈線為 0 psec

圖36顯示了AD9081的模擬ADC回應，其輸入端具有理想的1:1和2:1巴倫。根據圖30，2:1巴倫在較低和較高頻率時提供理想ADC回應，此時ADC輸入阻抗接近100 Ω。但在2 GHz至4 GHz頻率範圍內，ADC阻抗更接近50 Ω，理想1:1巴倫為ADC輸入提供更大訊號。

Figure 36. Simulated AD9081 ADC Response with Ideal 1:1 and 2:1 Baluns.

圖 36. 使用理想 1:1 和 2:1 巴倫的模擬 AD9081 ADC 回應

根據圖36中使用理想巴倫進行的模擬，2:1巴倫為AD9081和AD9082 ADC提供的頻寬似乎較好。然而，巴倫阻抗隨頻率變化明顯，巴倫輸出和ADC輸入之間的PCB佈線長度也提供了阻抗變換。基於模擬和測量確定，理想ADC頻寬是使用1:1巴倫（例如TCM1-83X+）和100 Ω差分PCB佈線獲得的。

選擇巴倫之後，PCB設計的第二重要的特性是用於將巴倫連接到ADC輸入的差分佈線。圖37顯示了ADC輸入和TCM1-83X+巴倫之間使用理想100 Ω和50 Ω差分對的模擬ADC回應。圖37顯示，100 Ω差分對可提供較好的整體性能。考慮到TCM1-83X+是1:1巴倫，此結果出乎意料。巴倫輸出阻抗隨頻率變化明顯，AD9081 ADC輸入阻抗也是如此。因此，這些阻抗與PCB佈線阻抗和長度之間的相互作用是一個複雜的阻抗匹配問題，只能透過電路模擬器來解決。

Figure 37. Simulated AD9081 ADC Response with TCM1-83X+ Balun, and PCB Trace Length of 30 psec.

圖 37. 使用 TCM1-83X+巴倫的模擬 AD9081 ADC 回應，PCB 佈線長度為 30 psec

除了巴倫和ADC之間的PCB佈線的阻抗之外，這些佈線的長度還充當巴倫輸出阻抗和ADC輸入阻抗之間的調諧元件。圖38顯示，對於TCM1-83X+巴倫，較短的100Ω差分對線長可提供理想的3 dB頻寬。

Figure 38. Simulated AD9081 ADC Response with TCM1-83X+ Balun and 100 Ω Differential Pair.

圖 38. 使用 TCM1-83X+巴倫和 100 Ω 差分對的模擬 AD9081 ADC 回應

優化AD9081和AD9082 ADC回應的最後調諧手段是可以在巴倫的輸出埠增加小的並聯調諧電容。圖39表明，在TCM1-83X+巴倫輸入端增加並聯電容會降低更高頻率下的性能。EM模擬顯示，透過將巴倫的GND層從PCB的第2層移動到第3層，可以減少巴倫焊墊的寄生電容，並改善ADC的高頻響應。

Figure 39. Simulated AD9081 ADC Frequency Response with TCM1-83X+ and Shunt Tuning Capacitors at Balun Outputs.

圖 39. 使用 TCM1-83X+的模擬 AD9081 ADC 頻率響應，巴倫輸出端有並聯調諧電容

在更高頻率下優化AD9081和AD9082 ADC性能


如圖33所示，AD9081 ADC模型以及AD9081和AD9082評估板的EM模擬，提供了模擬的和測量的ADC回應與頻率的關係，使用TCM1-83X+巴倫時，3 dB頻寬接近7 GHz。為了展示7 GHz以上的ADC性能，ADC重新設計了使用TCM1-83X+的PCB。

對Rev B PCB設計的更改包括：移除巴倫輸出和ADC輸入之間的一些額外可選SMT元件，並使用圖32所示的ADC電路分析原理圖來調整連接巴倫到ADC的100 Ω差分對的長度。圖40顯示，這些設計調整提供的測量的和模擬的AD9082 3 dB頻寬大於8.5 GHz。

Figure 40. Measured AD9082 ADC Frequency Response with TCM1-83X+ on Updated PCB Design.

圖 40. 在更新的 PCB 設計上使用 TCM1-83X+測量的 AD9082 ADC頻率響應

ADC小結


AD9081和AD9082 ADC的輸入阻抗隨頻率變化明顯，因此有必要使用模擬工具進行巴倫選擇和PCB設計，以優化ADC 在特定目標頻段的響應。 ADS 檔案中的 ADC_Circuit_Analysis原理圖（參見圖32）可用來執行此任務。

優化ADC性能的關鍵設計參數如下：

  • 巴倫選擇。
  • 巴倫輸出和ADC輸入之間的PCB佈線的阻抗。
  • 巴倫輸出和ADC輸入之間的PCB佈線的長度。
  • 巴倫輸出端的並聯電容。

除了前面列出的專案，還應注意巴倫輸入端的任何PCB佈線或同軸電纜連接器也應很好地匹配50 Ω。

為使模擬的和測量的AD9081和AD9082 ADC頻率響應實現良好的相關性，有必要對所有PCB佈線進行全EM模擬，以考慮所有寄生效應（例如安裝焊墊、貫孔和同軸電纜連接器）。

透過適當選擇巴倫並精心設計PCB，AD9081和AD9082 ADC可以實現大於7.5 GHz的3 dB頻寬。

AD9081和AD9082時脈模型

AD9081和AD9082可由高達12 GHz的外部時脈訊號驅動。ADS檔案提供了一個模型協助優化PCB設計，以盡可能提高特定頻率範圍內提供給時脈輸入的電壓。


時脈S參數分析


ADS檔案中的時脈s參數分析原理圖（參見圖43）可用於查看封裝BGA接腳處AD9081和AD9082的時脈輸入阻抗。TERM2是時脈輸入緩衝器的高阻抗節點。因此，對於S參數分析，TERM2以1 MΩ電阻端接。

對於非ADS用戶，AD9081/2_RF_Models.zip檔中包含同樣的.s4p檔，任何電路模擬器都可以使用。

圖41和圖42顯示了運行CLK_S-parameter_Analysis模擬的結果。圖42顯示，時脈輸入導納的實部在低頻時接近100 Ω， 在3 GHz到6 GHz之間時下降到50 Ω附近，然後在12 GHz時增加到400 Ω。

Figure 41. AD9081 and AD9082 CLK Input Impedance Varies Significantly over Frequency.

圖 41. AD9081 和 AD9082 CLK 輸入阻抗隨頻率變化明顯

Figure 42. The Real Part of the AD9081 and AD9082 Clock Input Admittance Varies from 50 Ω to 400 Ω over Frequency.

圖 42. AD9081 和 AD9082 時脈輸入導納的實部隨頻率在50 Ω 至 400 Ω 之間變化

Figure 43. ADS Circuit Schematic for the CLK_S-parameter_Analysis.

圖 43. 用於時脈 S 參數分析的 ADS 電路原理圖

時脈電路分析


ADS檔案中的CLK_Circuit_Analysis原理圖（參見圖44）可用於模擬和優化特定頻率範圍內的時脈性能。

.s4p模型的埠3和埠4是時脈緩衝器的輸入，二者均以高阻抗端接。為獲得理想時脈性能，透過這兩個埠傳送的電壓必須大於1.0 V p-p。

在圖44中，用戶可以選擇不同的巴倫.s3p檔用於電路模擬。

Figure 44. ADS Circuit Schematic for the CLK_Circuit_Analysis.

圖 44. 用於時脈電路分析的 ADS 電路原理圖

圖44所示的原理圖還包含巴倫輸出和時脈輸入之間的PCB佈線的兩個簡化模型。對於理想模型，使用者選擇PCB佈線的差分阻抗(Ω)和佈線的電氣長度(psec)。這種理想分析可用於分析不同PCB線路阻抗和長度對應的時脈性能。

對於PCB佈線的物理模型，使用者在圖44所示原理圖的MSUB模組中定義PCB的基本資訊（電介質厚度、介電常數和金屬厚度），然後在MCLIN模組中輸入PCB佈線的特定資訊（線寬、線距和線長）。物理模型可用於模擬不同PCB設計的時脈性能。

如果使用者計畫使用差模訊號直接驅動AD9081和AD9082時脈，那麼運行ADC分析的簡單方法是禁用巴倫.s3p檔並致能理想1:1巴倫。然後可以修改埠2阻抗的電阻，以向時脈提供任何所需的差分源阻抗。

圖44所示ADS原理圖中的MeasEqn模組中的方程式用於感測傳送至時脈緩衝器的峰對峰值電壓。出於除錯目的，時脈電壓也被轉換為功率(dBm)值（假設負載阻抗為100 Ω）。


使用AD9081和AD9082時脈模型優化系統性能


圖45顯示了AD9081和AD9082的模擬時脈響應，其輸入端具有理想的1:1和2:1巴倫。如圖42所示，時脈輸入阻抗隨頻率變化明顯。圖45顯示，2:1巴倫在較低和較高頻率時提供理想時脈響應，但在2 GHz至6 GHz頻率範圍內（圖42顯示此時時脈阻抗更接近50 Ω），理想1:1巴倫為時脈輸入提供的電壓最高。

Figure 45. Simulated AD9081 Clock Response with Ideal 1:1 and 2:1 Baluns.

圖 45. 使用理想 1:1 和 2:1 巴倫的模擬 AD9081 時脈響應

為了在12 GHz的最大時脈速率下獲得理想性能，建議AD9081和AD9082使用2:1巴倫。圖46提供了以下巴倫對應的模擬 VCLK 電壓：Marki BAL-0416SMG（4 GHz至16 GHz 2:1）、Mini-Circuits MTX2-143+（5.5 GHz至13.5 GHz 2:1）和NCR2-123+（4.7 GHz至12 GHz 2:1）。

Figure 46. Simulated AD9081 Clock Response with Different Baluns.

圖 46. 使用不同巴倫的模擬 AD9081 時脈響應

選擇巴倫之後，PCB設計的第二重要的特性是用於將巴倫連接到時脈輸入的差分佈線。圖47顯示100 Ω差分對向時脈輸入提供的電壓擺幅大於50 Ω PCB佈線。

Figure 47. Simulated AD9081 and AD9082 Clock Response with MTX2-143+ Balun and PCB Trace Length of 30 psec.

圖 47. 使用 MTX2-143+巴倫的模擬 AD9081 和 AD9082 時脈回應，PCB 佈線長度為 30 psec

除了巴倫和時脈輸入之間的PCB佈線的阻抗之外，這些佈線的長度還充當巴倫輸出阻抗和時脈輸入阻抗之間的調諧元件。圖48顯示，對於MTX2-143+巴倫，將巴倫連接到時脈輸入的100 Ω差分對的長度導致實際傳送至時脈緩衝器的電壓出現明顯的峰值和穀值。因此，必須調整此PCB佈線的長度，以在特定目標時脈頻率時達到最大值。

Figure 48. Simulated AD9081 and AD9082 Clock Response with MTX2-143+ Balun and 100 Ω Differential Pair.

圖 48. 使用 MTX2-143+巴倫和 100Ω 差分對的模擬AD9081 和 AD9082 時脈回應

對於超過4.5 GHz的高RF時脈頻率產生，可以考慮使用寬頻頻率合成器IC，例如ADF5610 或 ADF4372 。這些IC具有基頻壓控振盪器(VCO)模式，分別擴展到7.3 GHz和8.0 GHz，內部時脈倍頻器用於合成超出基頻VCO限值的輸出頻率。

圖50顯示了以12 GHz驅動AD9081和AD9082時脈輸入的建議解決方案。ADF4372倍頻器輸出經過調整，可提供−4 dBm的輸出功率。Mini-Circuits NCR2-123+巴倫用於將ADF4372差分輸出轉換為50 Ω單端，然後由 HMC3653 增益模組放大，並由Knowles B096QC2S 8 GHz至12 GHz帶通濾波器進行濾波。最後，第二個NCR2-123+巴倫將濾波器的單端輸出轉換為差模訊號，以驅動AD9081和AD9082時脈輸入。可選的2 dB焊墊用於降低各種元組件之間的電壓駐波比(VSWR)相互作用。

模擬顯示，該訊號鏈可為AD9081和AD9082時脈輸入緩衝器提供所需的1.0 V p-p電壓（參見圖49）。

Figure 49. Simulated Voltage Delivered to the Internal Clock Input Buffers with the Suggested Clock Solution.

圖 49. 使用建議時脈解決方案時輸送到內部時脈輸入緩衝器的模擬電壓

Figure 50. Suggested Solution for Driving the AD9081 and AD9082 Clock Inputs at 12 GHz.

圖 50. 以 12 GHz 驅動 AD9081 和 AD9082 時脈輸入的建議解決方案

時脈小結

AD9081和AD9082時脈的輸入阻抗隨頻率變化明顯，因此有必要使用模擬工具進行巴倫選擇和PCB設計，以優化其在特定目標頻段的性能。圖43所示的時脈電路分析原理圖可用於執行此任務。

優化傳送至時脈輸入緩衝器的電壓的關鍵設計參數如下：

  • 巴倫選擇。
  • 巴倫輸出和時脈輸入之間的PCB佈線的阻抗。
  • 巴倫輸出和時脈輸入之間的PCB佈線的長度。

除了前面列出的專案，還應注意巴倫輸入端的任何PCB佈線或同軸電纜連接器也應能更匹配50 Ω。

為了準確預測時脈頻率響應，有必要對時脈PCB佈線進行全EM模擬，以考慮所有寄生效應（安裝焊墊、貫孔和同軸電纜連接器）。